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71V424L10PHGI

更新时间： 2024-02-29 00:54:42
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器光电二极管内存集成电路
页数 文件大小 规格书
9页 72K
描述
3.3V CMOS Static RAM

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71V424L10PHGI 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSOP
包装说明：SOP, TSOP44,.46,32针数：44
Reach Compliance Code：compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.53
最长访问时间：10 nsI/O 类型：COMMON
JESD-30 代码：R-PDSO-G44JESD-609代码：e3
长度：18.41 mm内存密度：4194304 bit
内存集成电路类型：STANDARD SRAM内存宽度：8
湿度敏感等级：3功能数量：1
端子数量：44字数：524288 words
字数代码：512000工作模式：ASYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：512KX8输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：TSOP44,.46,32封装形状：RECTANGULAR
封装形式：SMALL OUTLINE并行/串行：PARALLEL
峰值回流温度（摄氏度）：260电源：3.3 V
认证状态：Not Qualified座面最大高度：1.2 mm
最大待机电流：0.01 A最小待机电流：3 V
子类别：SRAMs最大压摆率：0.165 mA
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn) - annealed端子形式：GULL WING
端子节距：0.8 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：10.16 mm
Base Number Matches：1

71V424L10PHGI 数据手册

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IDT71V424S, IDT71V424L, 3.3V CMOS Static RAM  
4 Meg (512K x 8-bit)  
Commercial and Industrial Temperature Ranges  
AC Electrical Characteristics  
(VCC = 3.3V ± 10%, Commercial and Industrial Temperature Ranges)  
71V424S/L10  
71V424S/L12  
71V424S/L15  
Symbol  
Parameter  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
READ CYCLE  
____  
____  
____  
t
RC  
AA  
ACS  
Read Cycle Time  
10  
12  
15  
ns  
ns  
ns  
ns  
____  
____  
____  
t
Address Access Time  
Chip Select Access Time  
Chip Select to Output in Low-Z  
10  
12  
15  
____  
____  
____  
t
10  
12  
15  
____  
____  
____  
(1)  
CLZ  
4
4
4
t
____  
____  
____  
(1)  
Chip Deselect to Output in High-Z  
Output Enable to Output Valid  
5
6
7
ns  
ns  
ns  
ns  
ns  
ns  
ns  
t
CHZ  
____  
____  
____  
tOE  
5
6
7
(1)  
(1)  
____  
____  
____  
Output Enable to Output in Low-Z  
Output Disable to Output in High-Z  
Output Hold from Address Change  
Chip Select to Power Up Time  
Chip Deselect to Power Down Time  
0
0
0
tOLZ  
____  
____  
____  
5
6
7
t
OHZ  
____  
____  
____  
tOH  
4
4
4
____  
____  
____  
(1)  
PU  
0
0
0
t
____  
____  
____  
(1)  
PD  
10  
12  
15  
t
WRITE CYCLE  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
t
WC  
AW  
CW  
AS  
WP  
WR  
DW  
DH  
Write Cycle Time  
10  
8
12  
8
15  
10  
10  
0
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
t
Address Valid to End of Write  
Chip Select to End of Write  
Address Set-up Time  
Write Pulse Width  
t
8
8
t
0
0
t
8
8
10  
0
t
Write Recovery Time  
Data Valid to End of Write  
Data Hold Time  
0
0
t
6
6
7
t
0
0
0
____  
____  
____  
(1)  
OW  
Output Active from End of Write  
3
3
3
t
(1)  
WHZ  
____  
____  
____  
Write Enable to Output in High-Z  
6
7
7
ns  
t
3622 tbl 10  
NOTE:  
1. This parameter guaranteed with the AC load (Figure 2) by device characterization, but is not production tested.  
6.42  
5
123456789

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