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70V7319S166BCG1

更新时间： 2024-01-16 05:35:43

品牌	Logo	应用领域
艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
21页	223K
描述
Dual-Port SRAM, 256KX18, 3.6ns, CMOS, PBGA256, 17 X 17 MM, 1.4 MM HEIGHT, 1 MM PITCH, GREEN, BGA-256

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70V7319S166BCG1 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	BGA
包装说明：	LBGA,	针数：	256
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.8
最长访问时间：	3.6 ns	JESD-30 代码：	S-PBGA-B256
JESD-609代码：	e1	长度：	17 mm
内存密度：	4718592 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	18	湿度敏感等级：	3
功能数量：	1	端子数量：	256
字数：	262144 words	字数代码：	256000
工作模式：	SYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：	-40 °C	组织：	256KX18
封装主体材料：	PLASTIC/EPOXY	封装代码：	LBGA
封装形状：	SQUARE	封装形式：	GRID ARRAY, LOW PROFILE
并行/串行：	SERIAL	峰值回流温度（摄氏度）：	260
座面最大高度：	1.4 mm	最大供电电压 (Vsup)：	3.45 V
最小供电电压 (Vsup)：	3.15 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	30
宽度：	17 mm	Base Number Matches：	1

70V7319S166BCG1 数据手册

IDT70V7319S

High-Speed 256K x 18 Synchronous Bank-Switchable Dual-Port Static RAM

Industrial and Commercial Temperature Ranges

PinNames

Left Port

Right Port

Names

Chip Enables

CE^0L

R/W

BA0L - BA5L

CE1L

CE0R, CE1R

R/W

BA0R - BA5R

Read/Write Enable

Output Enable

Bank Address⁽⁴⁾

Address

A0L - A11 L

A0R - A11R

I/O0L - I/O17L

CLK

I/O0R - I/O17R

CLK

Data Input/Output

Clock

PL/FT

ADS

CNTEN

REPEAT

LB , UB

PL/FT

ADS

CNTEN

REPEAT

LB , UB

Pipeline/Flow-Through

Address Strobe Enable

Counter Enable

NOTES:

1. V^DD, OPTX, and VDDQX must be set to appropriate operating levels prior to

applying inputs on the I/Os and controls for that port.

(3)

Counter Repeat

2. OPT^Xselects the operating voltage levels for the I/Os and controls on that port.

If OPT^Xis set to VIH (3.3V), then that port's I/Os and controls will operate at 3.3V

levels and V^DDQXmust be supplied at 3.3V. If OPTX is set to VIL (0V), then that

port's I/Os and address controls will operate at 2.5V levels and V^DDQXmust be

supplied at 2.5V. The OPT pins are independent of one another—both ports can

operate at 3.3V levels, both can operate at 2.5V levels, or either can operate

at 3.3V with the other at 2.5V.

Byte Enables (9-bit bytes)

VDDQL

VDDQR

Power (I/O Bus) (3.3V or 2.5V)⁽¹⁾

(1,2)

OPT

Option for selecting VDDQX

(1)

Power (3.3V)

Ground (0V)

3. When REPEAT^Xis asserted, the counter will reset to the last valid address loaded

via ADS^X.

TDI

TDO

TCK

TMS

TRST

Test Data Input

4. Accesses by the ports into specific banks are controlled by the bank address

pins under the user's direct control: each port can access any bank of memory

with the shared array that is not currently being accessed by the opposite port

(i.e., BA^0L- BA5L ≠ BA0R - BA5R). In the event that both ports try to access the

same bank at the same time, neither access will be valid, and data at the two

specific addresses targeted by the ports within that bank may be corrupted (in

the case that either or both ports are writing) or may result in invalid output (in

the case that both ports are trying to read).

Test Data Output

Test Logic Clock (10MHz)

Test Mode Select

Reset (Initialize TAP Controller)

5629 tbl 01

6.42

1 2 345 6 7...21

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