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5962-9957601Q2A

更新时间： 2024-02-01 02:10:14
品牌 Logo 应用领域
德州仪器 - TI 转换器数模转换器
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23页 679K
描述
2.7-V TO 5.5-V LOW-POWER DUAL 12-BIT DIGITAL-TO-ANALOG CONVERTER WITH INTERNAL REFERENCE AND POWER DOWN

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5962-9957601Q2A 技术参数

生命周期：Active零件包装代码：QLCC
包装说明：QCCN,针数：20
Reach Compliance Code：unknownECCN代码：3A001.A.2.C
HTS代码：8542.39.00.01风险等级：5.39
最大模拟输出电压：5.1 V最小模拟输出电压：
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：SERIALJESD-30 代码：S-CQCC-N20
长度：8.89 mm最大线性误差 (EL)：0.1465%
位数：12功能数量：1
端子数量：20最高工作温度：125 °C
最低工作温度：-55 °C封装主体材料：CERAMIC, METAL-SEALED COFIRED
封装代码：QCCN封装形状：SQUARE
封装形式：CHIP CARRIER认证状态：Qualified
筛选级别：MIL-PRF-38535 Class Q座面最大高度：2.03 mm
标称安定时间 (tstl)：3.5 µs标称供电电压：3 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子形式：NO LEAD
端子节距：1.27 mm端子位置：QUAD
宽度：8.89 mmBase Number Matches：1

5962-9957601Q2A 数据手册

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TLV5638  
www.ti.com  
SLAS225C–JUNE 1999–REVISED JANUARY 2004  
ELECTRICAL CHARACTERISTICS (Continued)  
over recommended operating conditions, Vref = 2.048 V, Vref= 1.024 V (unless otherwise noted)  
ANALOG OUTPUT DYNAMIC PERFORMANCE  
PARAMETER  
TEST CONDITIONS  
MIN TYP MAX  
UNIT  
Fast  
Slow  
Fast  
Slow  
Fast  
Slow  
1
3.5  
0.5  
1
3
7
ts(FS)  
ts(CC)  
SR  
Output settling time, full scale  
RL = 10 kΩ, CL = 100 pF, See(1)  
µs  
µs  
1.5  
2
(2)  
Output settling time, code to code  
Slew rate  
RL = 10 kΩ, CL = 100 pF, See  
12  
1.8  
5
(3)  
RL = 10 kΩ, CL = 100 pF, See  
V/µs  
nV-s  
Glitch energy  
DIN = 0 to 1, FCLK = 100 kHz, CS = VDD  
SNR  
Signal-to-noise ratio  
69  
58  
74  
67  
69  
72  
S/(N+D) Signal-to-noise + distortion  
fs = 480 kSPS, fout = 1 kHz, RL = 10 kΩ,  
CL = 100 pF  
dB  
THD  
Total harmonic distortion  
57  
Spurious free dynamic range  
57  
(1) Settling time is the time for the output signal to remain within ±0.5 LSB of the final measured value for a digital input code change of  
0x020 to 0xFDF and 0xFDF to 0x020 respectively. Not tested, assured by design.  
(2) Settling time is the time for the output signal to remain within ± 0.5 LSB of the final measured value for a digital input code change of  
one count. Not tested, assured by design.  
(3) Slew rate determines the time it takes for a change of the DAC output from 10% to 90% full-scale voltage.  
DIGITAL INPUT TIMING REQUIREMENTS  
MIN NOM  
MAX  
UNIT  
ns  
tsu(CS-CK)  
tsu(C16-CS)  
twH  
Setup time, CS low before first negative SCLK edge  
Setup time, 16th negative SCLK edge (when D0 is sampled) before CS rising edge  
SCLK pulse width high  
10  
10  
25  
25  
10  
5
ns  
ns  
twL  
SCLK pulse width low  
ns  
tsu(D)  
Setup time, data ready before SCLK falling edge  
Hold time, data held valid after SCLK falling edge  
ns  
th(D)  
ns  
PARAMETER MEASURMENT INFORMATION  
t
wL  
t
wH  
SCLK  
DIN  
X
X
X
1
2
3
4
5
15  
16  
t
t
h(D)  
su(D)  
D15  
D14  
D13  
D12  
D1  
D0  
X
t
su(C16-CS)  
t
su(CS-CK)  
CS  
Figure 1. Timing Diagram  
6
1...3456789...23

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型号 品牌 描述 获取价格 数据表
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