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5962-9957501QXB

更新时间： 2024-01-17 05:27:35
品牌 Logo 应用领域
赛灵思 - XILINX 时钟栅可编程逻辑
页数 文件大小 规格书
22页 171K
描述
Field Programmable Gate Array, 3136 CLBs, 55000 Gates, 200MHz, CMOS, CPGA475, PGA-475

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5962-9957501QXB 技术参数

生命周期：Obsolete包装说明：HIPGA,
Reach Compliance Code：unknownECCN代码：3A001.A.2.C
HTS代码：8542.39.00.01风险等级：5.82
最大时钟频率：200 MHzCLB-Max的组合延迟：1.3 ns
JESD-30 代码：S-CPGA-P475JESD-609代码：e0
长度：54.864 mm可配置逻辑块数量：3136
等效关口数量：55000端子数量：475
最高工作温度：125 °C最低工作温度：-55 °C
组织：3136 CLBS, 55000 GATES封装主体材料：CERAMIC, METAL-SEALED COFIRED
封装代码：HIPGA封装形状：SQUARE
封装形式：GRID ARRAY, HEAT SINK/SLUG, INTERSTITIAL PITCH可编程逻辑类型：FIELD PROGRAMMABLE GATE ARRAY
认证状态：Not Qualified筛选级别：MIL-PRF-38535 Class Q
座面最大高度：5.969 mm最大供电电压：3.6 V
最小供电电压：3 V标称供电电压：3.3 V
表面贴装：NO技术：CMOS
温度等级：MILITARY端子面层：TIN LEAD
端子形式：PIN/PEG端子节距：2.54 mm
端子位置：PERPENDICULAR宽度：54.864 mm
Base Number Matches：1

5962-9957501QXB 数据手册

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— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —  
R
QPRO XQ4000XL Series QML High-Reliability FPGAs  
XQ4000XL CLB Switching Characteristic Guidelines  
Testing of switching parameters is modeled after testing  
methods specified by MIL-M-38510/605. All devices are  
100% functionally tested. Internal timing parameters are  
derived from measuring internal test patterns. Listed below  
are representative values. For more specific, more precise,  
and worst-case guaranteed data, use the values reported  
by the static timing analyzer (TRCE in the Xilinx Develop-  
ment System) and back-annotated to the simulation netlist.  
All timing parameters assume worst-case operating condi-  
tions (supply voltage and junction temperature). Values  
apply to all XQ4000XL devices and expressed in nanosec-  
onds unless otherwise noted.  
CLB Switching Characteristics  
-3  
-1  
Symbol  
Description  
Min  
Max  
Min  
Max  
Units  
Combinatorial Delays  
T
F/G inputs to X/Y outputs  
-
-
-
-
-
-
-
1.6  
2.7  
2.9  
2.5  
2.4  
2.5  
1.5  
-
-
-
-
-
-
-
1.3  
2.2  
2.2  
2.0  
1.9  
2.0  
1.1  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ILO  
IHO  
T
F/G inputs via H’ to X/Y outputs  
T
F/G inputs via transparent latch to Q outputs  
C inputs via SR/H0 via H to X/Y outputs  
C inputs via H1 via H to X/Y outputs  
ITO  
T
HH0O  
HH1O  
HH2O  
CBYP  
T
T
T
C inputs via D /H2 via H to X/Y outputs  
IN  
C inputs via EC, D /H2 to YQ, XQ output (bypass)  
IN  
CLB Fast Carry Logic  
Operand inputs (F1, F2, G1, G4) to C  
T
-
-
-
-
-
-
2.7  
3.3  
-
-
-
-
-
-
2.0  
2.5  
ns  
ns  
ns  
ns  
ns  
ns  
OPCY  
OUT  
T
Add/subtract input (F3) to C  
OUT  
ASCY  
T
Initialization inputs (F1, F3) to C  
2.0  
1.5  
INCY  
OUT  
T
C
C
through function generators to X/Y outputs  
2.8  
2.4  
SUM  
IN  
IN  
T
T
to C  
, bypass function generators  
OUT  
0.26  
0.32  
0.20  
0.25  
BYP  
NET  
Carry net delay, C  
to C  
IN  
OUT  
Sequential Delays  
T
Clock K to flip-flop outputs Q  
Clock K to latch outputs Q  
-
-
2.1  
2.1  
-
-
1.6  
1.6  
ns  
ns  
CKO  
T
CKLO  
Setup Time Before Clock K  
T
F/G inputs  
1.1  
2.2  
2.0  
1.9  
2.0  
0.9  
1.0  
0.6  
2.3  
3.4  
-
-
-
-
-
-
-
-
-
-
0.9  
1.7  
1.6  
1.4  
1.6  
0.7  
0.8  
0.5  
1.9  
2.7  
-
-
-
-
-
-
-
-
-
-
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ICK  
T
F/G inputs via H  
IHCK  
T
T
T
C inputs via H0 through H  
C inputs via H1 through H  
C inputs via H2 through H  
HH0CK  
HH1CK  
HH2CK  
T
C inputs via D  
IN  
DICK  
T
C inputs via EC  
ECCK  
T
C inputs via S/R, going Low (inactive)  
RCK  
CCK  
T
C
C
input via F/G  
IN  
IN  
T
input via F/G and H  
CHCK  
www.xilinx.com  
DS029 (v2.0) March 7, 2014  
6
Product Specification  
1...3456789...22

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