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5962-9317901MLA

更新时间： 2024-01-15 22:53:42
品牌 Logo 应用领域
亚德诺 - ADI 转换器
页数 文件大小 规格书
28页 462K
描述
CMOS, Complete 12-bit, 100 kHz, Sampling ADC with ±10V Input Signal Range

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5962-9317901MLA 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：DIP
包装说明：DIP, DIP24,.3针数：24
Reach Compliance Code：not_compliantECCN代码：3A001.A.2.C
HTS代码：8542.39.00.01风险等级：5.1
最大模拟输入电压：10 V最小模拟输入电压：-10 V
最长转换时间：9 µs转换器类型：ADC, SUCCESSIVE APPROXIMATION
JESD-30 代码：R-CDIP-T24JESD-609代码：e0
最大线性误差 (EL)：0.0244%标称负供电电压：-5 V
模拟输入通道数量：1位数：12
功能数量：1端子数量：24
最高工作温度：125 °C最低工作温度：-55 °C
输出位码：BINARY输出格式：SERIAL, PARALLEL, 8 BITS, PARALLEL, WORD
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装代码：DIP
封装等效代码：DIP24,.3封装形状：RECTANGULAR
封装形式：IN-LINE峰值回流温度（摄氏度）：NOT APPLICABLE
电源：+-5 V认证状态：Qualified
采样并保持/跟踪并保持：TRACK筛选级别：MIL-STD-883
子类别：Analog to Digital Converters标称供电电压：5 V
表面贴装：NO技术：CMOS
温度等级：MILITARY端子面层：Tin/Lead (Sn63Pb37)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT APPLICABLE
Base Number Matches：1

5962-9317901MLA 数据手册

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AD7870/AD7875/AD7876  
TIMING CHARACTERISTICS  
VDD = +5 V 5%, VSS = −5 V 5%, AGND = DGND = 0 V. See Figure 14, Figure 15, Figure 16, and Figure 17. Timing specifications are  
sample tested at 25°C to ensure compliance, unless otherwise noted. All input signals are specified with tr = tf = 5 ns (10% to 90% of 5 V)  
and timed from a voltage level of 1.6 V.  
Table 3.  
Limit at TMIN, TMAX  
(J, K, L, A, B, C Versions)  
Limit at TMIN, TMAX  
(T Version)  
Parameter1  
Units  
Conditions/Comments  
CONVST pulse width  
50  
0
50  
0
ns min  
ns min  
ns min  
ns min  
t1  
t2  
CS to RD setup time (Mode 1)  
RD pulse width  
2
60  
0
75  
0
t3  
CS to RD hold time (Mode 1)  
RD to INT delay  
t/  
70  
70  
ns max  
ns max  
ns min  
ns max  
ns min  
ns min  
ns min  
ns min  
ns max  
ns min  
ns max  
ns min  
ns max  
ns min  
ns max  
ns min  
ns min  
ns min  
ns min  
t5  
t6  
2, 3  
Data access time after RD  
Bus relinquish time after RD  
57  
5
70  
5
2, /  
t7  
50  
0
50  
0
HBEN to RD setup time  
t8  
0
0
HBEN to RD hold time  
t9  
100  
370  
135  
20  
100  
10  
100  
60  
120  
200  
0
100  
370  
150  
20  
100  
10  
100  
60  
120  
200  
0
SSTRB to SCLK falling edge setup time  
SCLK cycle time  
SCLK to valid data delay. CL = 35 pF  
SCLK rising edge to SSTRB  
t10  
t11  
t12  
5
6
t13  
t1/  
Bus relinquish time after SCLK  
CS to RD setup time (Mode 2)  
CS to BUSY propagation delay  
Data setup time prior to BUSY  
CS to RD hold time (Mode 2)  
HBEN to CS setup time  
t15  
t16  
t17  
t18  
t19  
t20  
0
0
0
0
HBEN to CS hold time  
1
SSTRB  
Serial timing is measured with a /.7 kΩ pull-up resistor on SDATA and  
and a 2 kΩ pull-up on SCLK. The capacitance on all three outputs is 35 pF.  
2 Timing specifications for t3, t6, and for the maximum limit at t7 are 100ꢁ production tested.  
3 t6 is measured with the load circuits of Figure / and defined as the time required for an output to cross 0.8 V or 2./ V.  
/ t7 is defined as the time required for the data lines to change 0.5 V when loaded with the circuits of Figure 5.  
5 SCLK markꢀspace ratio (measured from a voltage level of 1.6 V) is /0ꢀ60 to 60ꢀ/0.  
6 SDATA will drive higher capacitive loads but this will add to t12 since it increases the external RC time constant (/.7 kΩ||CL) and thus the time to reach 2./ V.  
Rev. C | Page 6 of 28  
 
 
 
 
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