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5962-01-234-8719

更新时间： 2024-02-27 08:24:56
品牌 Logo 应用领域
瑞萨 - RENESAS 外围集成电路
页数 文件大小 规格书
22页 386K
描述
MEMORY REFRESH TIMER

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5962-01-234-8719 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Transferred包装说明：,
Reach Compliance Code：not_compliant风险等级：5.86
湿度敏感等级：1峰值回流温度（摄氏度）：225
认证状态：Not Qualified技术：CMOS
处于峰值回流温度下的最长时间：NOT SPECIFIEDuPs/uCs/外围集成电路类型：TIMER, MEMORY REFRESH
Base Number Matches：1

5962-01-234-8719 数据手册

 浏览型号5962-01-234-8719的Datasheet PDF文件第1页浏览型号5962-01-234-8719的Datasheet PDF文件第2页浏览型号5962-01-234-8719的Datasheet PDF文件第3页浏览型号5962-01-234-8719的Datasheet PDF文件第5页浏览型号5962-01-234-8719的Datasheet PDF文件第6页浏览型号5962-01-234-8719的Datasheet PDF文件第7页 
82C54  
AC Electrical SpecificationsV = +5.0V ± 10%, Includes all Temperature Ranges  
CC  
82C54  
82C54-10  
82C54-12  
TEST  
SYMBOL  
PARAMETER  
MIN  
MAX  
MIN  
MAX  
MIN  
MAX  
UNITS  
CONDITIONS  
READ CYCLE  
(1)  
(2)  
(3)  
(4)  
(5)  
(6)  
(7)  
(8)  
TAR  
Address Stable Before RD  
CS Stable Before RD  
Address Hold Time After RD  
RD Pulse Width  
30  
0
-
25  
0
-
-
25  
0
-
-
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
1
TSR  
TRA  
TRR  
TRD  
TAD  
TDF  
TRV  
-
-
1
0
0
-
0
-
1
150  
-
-
95  
-
-
95  
-
-
1
Data Delay from RD  
120  
210  
85  
-
85  
185  
65  
-
85  
185  
65  
-
1
1
Data Delay from Address  
RD to Data Floating  
-
-
-
5
5
5
2, Note 1  
Command Recovery Time  
200  
165  
165  
WRITE CYCLE  
(9)  
TAW  
Address Stable Before WR  
CS Stable Before WR  
0
0
-
-
-
-
-
-
-
0
0
-
-
-
-
-
-
-
0
0
-
-
-
-
-
-
-
ns  
ns  
ns  
ns  
ns  
ns  
ns  
(10)  
(11)  
(12)  
(13)  
(14)  
(15)  
TSW  
TWA  
Address Hold Time After WR  
0
0
0
TWW WR Pulse Width  
95  
140  
25  
200  
95  
95  
0
95  
95  
0
TDW  
TWD  
TRV  
Data Setup Time Before WR  
Data Hold Time After WR  
Command Recovery Time  
165  
165  
CLOCK AND GATE  
TCLK Clock Period  
TPWH High Pulse Width  
TPWL Low Pulse Width  
(16)  
(17)  
(18)  
(19)  
(20)  
(21)  
(22)  
(23)  
(24)  
(25)  
(26)  
(27)  
(28)  
(29)  
(30)  
NOTE:  
125  
60  
60  
-
DC  
-
100  
30  
40  
-
DC  
-
80  
30  
30  
-
DC  
-
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
1
1
1
-
-
-
TR  
TF  
Clock Rise Time  
25  
25  
-
25  
25  
-
25  
25  
-
Clock Fall Time  
-
-
-
TGW  
TGL  
TGS  
TGH  
TOD  
Gate Width High  
50  
50  
50  
50  
-
50  
50  
40  
50  
-
50  
50  
40  
50  
-
1
1
1
1
1
1
1
1
1
1
Gate Width Low  
-
-
-
Gate Setup Time to CLK  
Gate Hold Time After CLK  
Output Delay from CLK  
-
-
-
-
-
-
150  
120  
260  
55  
40  
40  
100  
100  
240  
55  
40  
40  
100  
100  
240  
55  
40  
40  
TODG Output Delay from Gate  
-
-
-
TWO  
TWC  
TWG  
TCL  
OUT Delay from Mode Write  
CLK Delay for Loading  
-
-
-
0
0
0
Gate Delay for Sampling  
CLK Setup for Count Latch  
-5  
-40  
-5  
-40  
-5  
-40  
1. Not tested, but characterized at initial design and at major process/design changes.  
4
1234567...22

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