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54F161ADM

更新时间： 2024-02-18 22:03:24
品牌 Logo 应用领域
德州仪器 - TI 输出元件逻辑集成电路触发器
页数 文件大小 规格书
12页 425K
描述
F/FAST SERIES, SYN POSITIVE EDGE TRIGGERED 4-BIT UP BINARY COUNTER, CDIP16, CERAMIC, DIP-16

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54F161ADM 技术参数

生命周期：Obsolete零件包装代码：DIP
包装说明：CERAMIC, DIP-16针数：16
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.66Is Samacsys：N
其他特性：LG_MAX计数方向：UP
系列：F/FASTJESD-30 代码：R-GDIP-T16
长度：19.94 mm负载/预设输入：YES
逻辑集成电路类型：BINARY COUNTER工作模式：SYNCHRONOUS
位数：4功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-55 °C封装主体材料：CERAMIC, GLASS-SEALED
封装代码：DIP封装形状：RECTANGULAR
封装形式：IN-LINE传播延迟（tpd）：11.5 ns
座面最大高度：5.08 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：TTL
温度等级：MILITARY端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
触发器类型：POSITIVE EDGE宽度：7.62 mm
最小 fmax：75 MHzBase Number Matches：1

54F161ADM 数据手册

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AC Electrical Characteristics  
74F  
54F  
74F  
e a  
T
25 C  
§
5.0V  
A
e
50 pF  
e
50 pF  
T
, V  
CC  
e
Mil  
T
, V  
A CC  
Com  
A
e a  
Symbol  
Parameter  
V
Units  
CC  
e
C
C
L
L
e
C
50 pF  
L
Min  
Typ  
Max  
Min  
Max  
Min  
Max  
f
Maximum Count Frequency  
Propagation Delay  
100  
120  
75  
90  
MHz  
ns  
max  
t
t
3.5  
3.5  
5.5  
7.5  
7.5  
3.5  
3.5  
9.0  
3.5  
3.5  
8.5  
PLH  
CP to Q (PE Input HIGH)  
n
10.0  
11.5  
11.0  
PHL  
t
t
Propagation Delay  
4.0  
4.0  
6.0  
6.0  
8.5  
8.5  
4.0  
4.0  
10.0  
10.0  
4.0  
4.0  
9.5  
9.5  
PLH  
CP to Q (PE Input LOW)  
n
PHL  
t
t
Propagation Delay  
CP to TC  
5.0  
5.0  
10.0  
10.0  
14.0  
14.0  
5.0  
5.0  
16.5  
15.5  
5.0  
5.0  
15.0  
15.0  
PLH  
ns  
ns  
ns  
ns  
PHL  
t
t
Propagation Delay  
CET to TC  
2.5  
2.5  
4.5  
4.5  
7.5  
7.5  
2.5  
2.5  
9.0  
9.0  
2.5  
2.5  
8.5  
8.5  
PLH  
PHL  
t
Propagation Delay  
PHL  
5.5  
4.5  
9.0  
8.0  
12.0  
10.5  
5.5  
4.5  
14.0  
12.5  
5.5  
4.5  
13.0  
11.5  
MR to Q (’F161A)  
n
t
Propagation Delay  
MR to TC (’F161A)  
PHL  
AC Operating Requirements  
74F  
54F  
74F  
e a  
T
25 C  
§
5.0V  
A
e
e
Symbol  
Parameter  
T
, V  
CC  
Mil  
Max  
T
, V  
A CC  
Com  
Max  
Units  
A
e a  
V
CC  
Min  
Max  
Min  
Min  
t (H)  
s
Setup Time, HIGH or LOW  
5.0  
5.0  
5.5  
5.5  
5.0  
5.0  
t (L)  
s
P to CP  
n
ns  
t (H)  
h
Hold Time, HIGH or LOW  
P to CP  
n
2.0  
2.0  
2.5  
2.5  
2.0  
2.0  
t (L)  
h
t (H)  
s
Setup Time, HIGH or LOW  
PE or SR to CP  
11.0  
8.5  
13.5  
10.5  
11.5  
9.5  
t (L)  
s
ns  
t (H)  
h
Hold Time, HIGH or LOW  
PE or SR to CP  
2.0  
0
3.6  
0
2.0  
0
t (L)  
h
t (H)  
s
Setup Time, HIGH or LOW  
CEP or CET to CP  
11.0  
5.0  
13.0  
6.0  
11.5  
5.0  
t (L)  
s
ns  
t (H)  
h
Hold Time, HIGH or LOW  
CEP or CET to CP  
0
0
0
0
0
0
t (L)  
h
t
t
(H)  
(L)  
Clock Pulse Width (Load)  
HIGH or LOW  
5.0  
5.0  
5.0  
5.0  
5.0  
5.0  
w
ns  
ns  
w
t
t
(H)  
(L)  
Clock Pulse Width (Count)  
HIGH or LOW  
4.0  
6.0  
5.0  
8.0  
4.0  
7.0  
w
w
Obsolete  
t
(L)  
MR Pulse Width, LOW  
(’F161A)  
w
5.0  
5.0  
5.0  
ns  
t
Recovery Time  
rec  
6.0  
6.0  
6.0  
ns  
MR to CP (’F161A)  
6
1...45678910...12

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