542MLFT

更新时间： 2024-01-30 23:03:50

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艾迪悌 - IDT		时钟驱动器逻辑集成电路光电二极管
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CLOCK DIVIDER

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542MLFT 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	SOIC
包装说明：	SOP, SOP8,.25	针数：	8
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	0.68
系列：	542	输入调节：	STANDARD
JESD-30 代码：	R-PDSO-G8	JESD-609代码：	e3
长度：	4.9 mm	逻辑集成电路类型：	LOW SKEW CLOCK DRIVER
最大I（ol）：	0.025 A	湿度敏感等级：	1
功能数量：	1	反相输出次数：
端子数量：	8	实输出次数：	2
最高工作温度：	70 °C	最低工作温度：
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP8,.25
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	260	电源：	3.3 V
Prop。Delay @ Nom-Sup：	15 ns	传播延迟（tpd）：	15 ns
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.5 ns
座面最大高度：	1.75 mm	子类别：	Clock Drivers
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn) - annealed	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	3.9 mm
Base Number Matches：	1

542MLFT 数据手册

ICS542

CLOCK DIVIDER

Pin Assignment

Clock Decoding Table

S1 S0

CLK

CLK/2

Power Down All

ICLK

VDD

GND

CLK

CLK/2

Input/6

Input/8

Input/2

Input/12

Input/16

Input/4

0 = connect directly to ground

1 = connect directly to VDD

8-pin (150 mil) SOIC

Pin Descriptions

Number

Name

Type

Pin Description

ICLK

VDD

GND

Clock input.

Power

Connect to +3.3 V or +5 V.

Connect to ground.

Select 0 for output clock. Connect to GND or VDD, per decoding table above.

Internal pull-up resistor.

Select 1 for output clock. Connect to GND or VDD, per decoding table above.

Internal pull-up resistor.

Output Enable. Tri-states both output clocks when low. Internal pull-up

resistor.

Input

CLK/2

CLK

Output Clock output per table above. Low skew divide by two of pin 8 clock.

Output Clock output per table above.

External Components

Series Termination Resistor

PCB Layout Recommendations

Clock output traces over one inch should use series

termination. To series terminate a 50Ω trace (a commonly

used trace impedance), place a 33Ω resistor in series with

the clock line, as close to the clock output pin as possible.

The nominal impedance of the clock output is 20Ω.

For optimum device performance and lowest output phase

noise, the following guidelines should be observed.

1) The 0.01µF decoupling capacitor should be mounted on

the component side of the board as close to the VDD pin as

possible. No vias should be used between decoupling

capacitor and VDD pin. The PCB trace to VDD pin should

be kept as short as possible, as should the PCB trace to the

ground via. Distance of the ferrite bead and bulk decoupling

from the device is less critical.

Decoupling Capacitor

As with any high-performance mixed-signal IC, the ICS542

must be isolated from system power supply noise to perform

optimally.

A decoupling capacitor of 0.01µF must be connected

between VDD and the PCB ground plane.

2) To minimize EMI, the 33Ω series termination resistor (if

needed) should be placed close to the clock output.

3) An optimum layout is one with all components on the

IDT™ / ICS™ CLOCK DIVIDER

ICS542

REV J 051310

123 4 5 6

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型号	品牌	描述	获取价格	数据表
542MT	IDT	暂无描述	获取价格
542P2P144	SWITCH	Interconnection Device,	获取价格
542P2P36	ETC	CABLE R/A MALE-MALE 2POS 3'	获取价格
542P2S144	SWITCH	Interconnection Device,	获取价格
542P2S36	ETC	CABLE R/A MALE-FEMALE 2POS 3'	获取价格
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