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3D7502D-30

更新时间： 2024-01-03 01:31:51

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DATADELAY		电信光电二极管电信集成电路
页数	文件大小	规格书
4页	37K
描述
Manchester Decoder, CMOS, PDSO14, SOIC-14

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3D7502D-30 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	零件包装代码：	SOIC
包装说明：	SOP,	针数：	14
Reach Compliance Code：	compliant	HTS代码：	8542.39.00.01
风险等级：	5.78	JESD-30 代码：	R-PDSO-G14
长度：	8.695 mm	功能数量：	1
端子数量：	14	最高工作温度：	70 °C
最低工作温度：		封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	峰值回流温度（摄氏度）：	NOT SPECIFIED
认证状态：	Not Qualified	座面最大高度：	1.75 mm
最大压摆率：	40 mA	标称供电电压：	5 V
表面贴装：	YES	技术：	CMOS
电信集成电路类型：	MANCHESTER DECODER	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	3.9 mm	Base Number Matches：	1

3D7502D-30 数据手册

3D7502

DEVICE SPECIFICATIONS

TABLE 2: ABSOLUTE MAXIMUM RATINGS

PARAMETER

DC Supply Voltage

Input Pin Voltage

Input Pin Current

Storage Temperature

Lead Temperature

SYMBOL

V_DD

V_IN

I_IN

T_STRG

T_LEAD

MIN

-0.3

-10

MAX

7.0

V_DD+0.3

150

300

UNITS NOTES

25C

-55

10 sec

TABLE 3: DC ELECTRICAL CHARACTERISTICS

(0C to 70C, 4.75V to 5.25V)

PARAMETER

SYMBOL

MIN

MAX

UNITS

NOTES

Static Supply Current*

High Level Input Voltage

Low Level Input Voltage

High Level Input Current

Low Level Input Current

High Level Output Current

I_DD

V_IH

V_IL

I_IH

I_IL

I_OH

2.0

0.8

1.0

V_IH= V_DD

V_IL= 0V

V_DD= 4.75V

V_OH= 2.4V

V_DD= 4.75V

V_OL= 0.4V

C_LD= 5 pf

-4.0

4.0

Low Level Output Current

I_OL

Output Rise & Fall Time

T_R& T_F

*I_DD(Dynamic) = 2 * C_LD* V_DD* F

where: C_LD= Average capacitance load/pin (pf)

F = Input frequency (GHz)

Input Capacitance = 10 pf typical

Output Load Capacitance (C_LD) = 25 pf max

TABLE 4: AC ELECTRICAL CHARACTERISTICS

(0C to 70C, 4.75V to 5.25V, except as noted)

SYMBOL

PARAMETER

MIN

-0.15 f_BN

-0.05 f_BN

TYP

MAX

0.15 f_BNMBaud

0.05 f_BNMBaud

UNITS

MBaud

NOTES

Nominal Input Baud Rate

Allowed Input Baud Rate Deviation

f_BN

f_B

25C, 5.00V

-40C to 85C

4.75V to 5.25V

-55C to 125C

4.75V to 5.25V

Allowed Input Baud Rate Deviation

f_B

-0.03 f_BN

42.5

0.03 f_BNMBaud

Allowed Input Duty Cycle

Bit Cell Time

Input Data Edge to Clock Falling Edge

Clock Width Low

50.0

1000/f_B

0.75 tc

500/f_BN

4.0

57.5

5.0

t_CL

t_CWL

t_CD

±2ns or 5%

Clock Falling Edge to Data Transition

3.0

Doc #97032

5/19/97

DATA DELAY DEVICES, INC.

3 Mt. Prospect Ave. Clifton, NJ 07013

1 234

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