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3D3521Z

更新时间: 2024-01-03 20:52:48
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DATADELAY 网络接口电信集成电路电信电路光电二极管编码器
页数 文件大小 规格书
4页 231K
描述
MONOLITHIC MANCHESTER ENCODER

3D3521Z 技术参数

是否无铅: 不含铅是否Rohs认证: 符合
生命周期:Active零件包装代码:SOIC
包装说明:SOP,针数:8
Reach Compliance Code:compliantHTS代码:8542.39.00.01
风险等级:5.76Is Samacsys:N
JESD-30 代码:R-PDSO-G8长度:4.88 mm
功能数量:1端子数量:8
最高工作温度:85 °C最低工作温度:-40 °C
封装主体材料:PLASTIC/EPOXY封装代码:SOP
封装形状:RECTANGULAR封装形式:SMALL OUTLINE
峰值回流温度(摄氏度):NOT SPECIFIED认证状态:Not Qualified
座面最大高度:1.73 mm标称供电电压:3.3 V
表面贴装:YES技术:CMOS
电信集成电路类型:MANCHESTER ENCODER温度等级:INDUSTRIAL
端子形式:GULL WING端子节距:1.27 mm
端子位置:DUAL处于峰值回流温度下的最长时间:NOT SPECIFIED
宽度:3.91 mmBase Number Matches:1

3D3521Z 数据手册

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3D3521  
DEVICE SPECIFICATIONS  
TABLE 1: ABSOLUTE MAXIMUM RATINGS  
PARAMETER  
DC Supply Voltage  
Input Pin Voltage  
Input Pin Current  
Storage Temperature  
Lead Temperature  
SYMBOL  
VDD  
MIN  
-0.3  
-0.3  
-10  
MAX  
7.0  
UNITS NOTES  
V
V
VIN  
VDD+0.3  
10  
IIN  
TSTRG  
TLEAD  
mA  
C
25C  
-55  
150  
300  
C
10 sec  
TABLE 2: DC ELECTRICAL CHARACTERISTICS  
(-40C to 85C, 3.0V to 3.6V)  
PARAMETER  
SYMBOL  
MIN  
MAX  
UNITS  
mA  
V
NOTES  
Static Supply Current*  
High Level Input Voltage  
Low Level Input Voltage  
High Level Input Current  
Low Level Input Current  
High Level Output Current  
IDD  
VIH  
VIL  
IIH  
5
2.0  
1.0  
1.0  
1.0  
-4.0  
V
VIH = VDD  
VIL = 0V  
VDD = 3.0V  
VOH = 2.4V  
VDD = 3.0V  
VOL = 0.4V  
CLD = 5 pf  
µA  
IIL  
IOH  
µA  
mA  
Low Level Output Current  
IOL  
4.0  
mA  
ns  
Output Rise & Fall Time  
TR & TF  
2
*IDD(Dynamic) = 2 * CLD * VDD * F  
Input Capacitance = 10 pf typical  
Output Load Capacitance (CLD) = 25 pf max  
where: CLD = Average capacitance load/pin (pf)  
F = Input frequency (GHz)  
TABLE 3: AC ELECTRICAL CHARACTERISTICS  
(-40C to 85C, 3.0V to 3.6V)  
SYMBOL  
fBN  
PARAMETER  
MIN  
TYP  
MAX  
50  
UNITS  
MBaud  
MHz  
ns  
NOTES  
Input Baud Rate  
Clock Frequency  
fC  
50  
Data set-up to clock rising  
Data hold from clock rising  
TX High-Low time skew  
TXB High-Low time skew  
TX - TXB High/Low time skew  
tDS  
tDH  
t1H - t1L  
t2H - t2L  
t1H - t2L  
3.5  
0
-3.5  
-2.0  
-3.0  
ns  
3.5  
2.0  
3.0  
ns  
1
1
1
ns  
ns  
Notes: 1: Assumes a 50% duty cycle clock input  
Doc #06004  
5/8/2006  
DATA DELAY DEVICES, INC.  
3
3 Mt. Prospect Ave. Clifton, NJ 07013  

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