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3239-11

更新时间： 2024-02-08 11:02:22

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12页	214K
描述
2.2 GHz Integer-N PLL for Low Phase Noise Applications

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3239-11 技术参数

生命周期：	Obsolete	零件包装代码：	TSSOP
包装说明：	TSSOP-20	针数：	20
Reach Compliance Code：	compliant	HTS代码：	8542.39.00.01
风险等级：	5.7	模拟集成电路 - 其他类型：	PHASE LOCKED LOOP
JESD-30 代码：	R-PDSO-G20	长度：	6.5 mm
功能数量：	1	端子数量：	20
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
认证状态：	Not Qualified	座面最大高度：	1.1 mm
最大供电电压 (Vsup)：	3.15 V	最小供电电压 (Vsup)：	2.85 V
标称供电电压 (Vsup)：	3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	宽度：	4.4 mm
Base Number Matches：	1

3239-11 数据手册

PE3239

Product Specification

Table 6. AC Characteristics: V_DD= 3.0 V, -40° C < T_A< 85° C, unless otherwise specified

Symbol

Parameter

Conditions

Min

Max

Units

Control Interface and Latches (see Figures 6, 7, 8)

f_Clk

t_ClkH

t_ClkL

t_DSU

t_DHLD

t_PW

Serial data clock frequency

(Note 1)

MHz

Serial clock HIGH time

Serial clock LOW time

Sdata set-up time to Sclk rising edge

Sdata hold time after Sclk rising edge

S_WR pulse width

t_CWR

t_CE

t_WRC

t_EC

Sclk rising edge to S_WR rising edge

Sclk falling edge to E_WR transition

S_WR falling edge to Sclk rising edge

E_WR transition to Sclk rising edge

Main Divider (Including Prescaler)

F_in

Operating frequency

Input level range

200

-5

2200

MHz

dBm

P_Fin

External AC coupling

Main Divider (Prescaler Bypassed)

F_in

Operating frequency

Input level range

-5

220

MHz

dBm

P_Fin

Reference Divider

f_r

Operating frequency

(Note 3)

100

MHz

dBm

P_fr

Reference input power (Note 2)

Single ended input

-2

Phase Detector

f_c

Comparison frequency

(Note 3)

MHz

SSB Phase Noise (F_in= 1.3 GHz, f_r= 10 MHz, f_c= 1.25 MHz, LBW = 70 kHz, V_DD= 3.0 V, Temp = -40° C)

100 Hz Offset

1 kHz Offset

-75

-85

dBc/Hz

Note 1: fclk is verified during the functional pattern test. Serial programming sections of the functional pattern are clocked at 10 MHz to verify fclk

specification.

Note 2: CMOS logic levels can be used to drive reference input if DC coupled. Voltage input needs to be a minimum of 0.5 Vp-p. For optimum

phase noise performance, the reference input falling edge rate should be faster than 80 mV/ns.

Note 3: Parameter is guaranteed through characterization only and is not tested.

Document No. 70-0047-02 │ www.psemi.com

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