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3239-11

更新时间： 2024-01-30 19:51:25
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PSEMI /
页数 文件大小 规格书
12页 214K
描述
2.2 GHz Integer-N PLL for Low Phase Noise Applications

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3239-11 技术参数

生命周期：Obsolete零件包装代码：TSSOP
包装说明：TSSOP-20针数：20
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.7模拟集成电路 - 其他类型：PHASE LOCKED LOOP
JESD-30 代码：R-PDSO-G20长度：6.5 mm
功能数量：1端子数量：20
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
认证状态：Not Qualified座面最大高度：1.1 mm
最大供电电压 (Vsup)：3.15 V最小供电电压 (Vsup)：2.85 V
标称供电电压 (Vsup)：3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL宽度：4.4 mm
Base Number Matches：1

3239-11 数据手册

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PE3239  
Product Specification  
Figure 2. Pin Configuration (Top View)  
Figure 3. Package Type  
20-lead TSSOP  
1
2
20  
19  
18  
17  
16  
15  
14  
13  
12  
11  
VDD  
Enh  
fr  
GND  
N/C  
CP  
3
S_WR  
Sdata  
Sclk  
4
5
VDD  
Dout  
LD  
6
GND  
FSELS  
E_WR  
VDD  
7
8
Cext  
GND  
9
10  
Fin  
Fin  
Table 1. Pin Descriptions  
Pin No. Pin Name  
Type  
Description  
1
2
VDD  
(Note 1)  
Power supply input. Input may range from 2.85 V to 3.15 V. Bypassing required.  
Enhancement mode. When asserted low (“0”), enhancement register bits are functional. Internal 70 kΩ  
pull-up resistor.  
Enh  
Input  
Serial load enable input. While S_WR is “low”, Sdata can be serially clocked. Primary register data are  
transferred to the secondary register on S_WR rising edge.  
3
4
5
6
7
S_WR  
Sdata  
Sclk  
Input  
Input  
Input  
Binary serial data input. Input data entered MSB first.  
Serial clock input. Sdata is clocked serially into the 20-bit primary register (E_WR “low”) or the 8-bit  
enhancement register (E_WR “high”) on the rising edge of Sclk.  
GND  
Ground.  
Selects contents of primary register (FSELS=1) or secondary register (FSELS=0) for programming of internal  
counters. Internal 70 kΩ pull-down resistor.  
FSELS  
Input  
Input  
Enhancement register write enable. While E_WR is “high”, Sdata can be serially clocked into the  
enhancement register on the rising edge of Sclk. Internal 70 kΩ pull-down resistor.  
8
E_WR  
9
VDD  
Fin  
(Note 1)  
Input  
Same as pin 1.  
10  
Prescaler input from the VCO. Max frequency input is 2.2 GHz.  
Prescaler complementary input. A bypass capacitor should be placed as close as possible to this pin and be  
connected in series with a 50 Ω resistor to the ground plane.  
Fin  
11  
12  
13  
Input  
GND  
Cext  
Ground.  
Logical “NAND” of PD_U and PD_D terminated through an on chip, 2 kΩ series resistor. Connecting Cext to  
an external capacitor will low pass filter the input to the inverting amplifier used for driving LD.  
Output  
Output  
Lock detect is an open drain logical inversion of CEXT. When the loop is in lock, LD is high impedance,  
otherwise LD is a logic low (“0”).  
14  
LD  
15  
16  
Dout  
VDD  
Output  
Data out function, Dout, enabled in enhancement mode.  
Same as pin 1.  
(Note 1)  
©2006 Peregrine Semiconductor Corp. All rights reserved.  
Document No. 70-0047-02 │ UltraCMOS™ RFIC Solutions  
Page 2 of 12  
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