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10M50SAE144I7G

更新时间： 2024-02-14 19:21:54

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英特尔 - INTEL		时钟栅可编程逻辑
页数	文件大小	规格书
14页	604K
描述
Field Programmable Gate Array, PQFP144, 22 X 22 MM, 0.50 MM PITCH, ROHS COMPLIANT, PLASTIC, EQFP-144

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10M50SAE144I7G 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	HLFQFP, QFP144,.87SQ,20	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	1.52
Samacsys Description：	FPGA - Field Programmable Gate Array	其他特性：	OPERATES AT 3.3V NOMINAL VCC
最大时钟频率：	416 MHz	JESD-30 代码：	S-PQFP-G144
长度：	20 mm	湿度敏感等级：	3
可配置逻辑块数量：	3125	输入次数：	101
逻辑单元数量：	50000	输出次数：	101
端子数量：	144	最高工作温度：	100 °C
最低工作温度：	-40 °C	组织：	3125, CLBS
封装主体材料：	PLASTIC/EPOXY	封装代码：	HLFQFP
封装等效代码：	QFP144,.87SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK, HEAT SINK/SLUG, LOW PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	NOT SPECIFIED
可编程逻辑类型：	FIELD PROGRAMMABLE GATE ARRAY	座面最大高度：	1.65 mm
最大供电电压：	3.15 V	最小供电电压：	2.85 V
标称供电电压：	3 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	20 mm
Base Number Matches：	1

10M50SAE144I7G 数据手册

M10-OVERVIEW

2014.09.22

Embedded Memory Blocks

•

DSP IP cores:

•

Common DSP processing functions such as finite impulse response (FIR), fast Fourier transform

(FFT), and numerically controlled oscillator (NCO) functions

•

Suites of common video and image processing functions

•

Complete reference designs for end-market applications

DSP Builder interface tool between the Quartus II software and the MathWorks Simulink and

MATLAB design environments

•

DSP development kits

Embedded Memory Blocks

Each M9K memory block of the MAX 10 device provides 9 Kb of on-chip memory capable of operating at

up to 284 MHz. The embedded memory structure consists of M9K memory blocks columns. You can

configure the columns of the embedded M9K memory blocks as either one of the following:

•

RAM

First-in first-out (FIFO) buffers

ROM

The MAX 10 device memory blocks are optimized for applications such as high throughput packet

processing, embedded processor program, and embedded data storage.

You can utilize the M9K memory blocks using the following options:

•

Parameterize relevant IP cores with the Quartus II parameter editor

Infer the multipliers directly with VHDL or Verilog

Table 10: M9K Supported Operation Modes and Configurations

M9K Operation Modes

Port Widths Configuration

Single-port

×1, ×2, ×4, ×8, ×9, ×16, ×18, ×32, and ×36

×1, ×2, ×4, ×8, ×9, ×16, and ×18

Simple dual-port

True dual-port

Clocking and PLL

MAX 10 devices support up to 20 global clock (GCLK) networks with operating frequency up to

450 MHz. The GCLK networks have high drive strength and low skew.

MAX 10 devices have built-in internal oscillator.

The high precision and low jitter PLLs have the following usages:

MAX 10 FPGA Device Overview

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10M7B	VANLONG	获取价格	Monolithic Crystal Filters (MCFs)
10M7B	RALTRON	获取价格	Crystal Filter, 1 Function(s), 10.7MHz, 3.5kHz BW(delta f), Monolithic
10M7B	FOX	获取价格	Crystal Filter, 1 Function(s), 10.7MHz, 3.75kHz BW(delta f), Monolithic
10M7C	VANLONG	获取价格	Monolithic Crystal Filters (MCFs)
10M7C	FOX	获取价格	Crystal Filter, 1 Function(s), 10.7MHz, 3.75kHz BW(delta f), Monolithic
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