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VS8062FC

更新时间： 2024-02-14 11:14:26
品牌 Logo 应用领域
VITESSE ATM异步传输模式
页数 文件大小 规格书
20页 408K
描述
Telecom Circuit, 1-Func, GAAS, CQFP52, HEAT SINK, CERAMIC, LDCC-52

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VS8062FC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：HQFF, QFL52,.75SQ
针数：52Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.91
Is Samacsys：NJESD-30 代码：S-CQFP-F52
JESD-609代码：e0长度：19.05 mm
负电源额定电压：-5.2 V功能数量：1
端子数量：52最高工作温度：70 °C
最低工作温度：封装主体材料：CERAMIC, METAL-SEALED COFIRED
封装代码：HQFF封装等效代码：QFL52,.75SQ
封装形状：SQUARE封装形式：FLATPACK, HEAT SINK/SLUG
峰值回流温度（摄氏度）：NOT SPECIFIED电源：-2,-5.2 V
认证状态：Not Qualified座面最大高度：3 mm
子类别：ATM/SONET/SDH ICs最大压摆率：0.45 mA
表面贴装：YES技术：GAAS
电信集成电路类型：TELECOM CIRCUIT温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：FLAT
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：19.05 mm
Base Number Matches：1

VS8062FC 数据手册

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VITESSE  
SEMICONDUCTOR CORPORATION  
Datasheet  
2.5 Gb/s 16-Bit Multiplexer/  
Demultiplexer Chipset  
VSC8061/VSC8062  
VS8061 Phase Detector Logic Diagram  
The phase detector inside the VS8061 compares the phase difference between the internally generated  
divide-by-16 clock and the DCLK input. If both inputs (CLK16 and DCLK) to the phase detector are in phase,  
the U and D outputs will both be low. If the rising edge of CLK16 precedes DCLK, a series of pulses with pulse  
widths proportional to the phase difference will be present at the U output. Conversely, if DCLK precedes  
CLK16, then a series of pulses with widths proportional to the phase difference will be present at the D output.  
The other output will remain low. The Phase Detector ignores phase differences for falling edges. This circuitry  
is useful for implementing a Clock Multiplier Unit (CMU) function with the VS8061. For example, the DLCK  
can be the system reference clock at the parallel data rate. An external Voltage Controlled Oscillator (VCO) at  
16X the frequency of the reference clock can be used as the CLK input for the VS8061. The phase detector out-  
puts (U and D) can then be used by an external integrator to generate an output that controls the VCO. The gen-  
erated 16X clock from the VCO will be phase-locked to the reference clock.  
Figure 4: VS8061 Phase Detector Logic Diagram  
U
CLK16  
R
S
Q
Q
S
R
DCLK  
D
Figure 5: Phase Detector Input and Output Waveforms  
CLK16  
DCLK  
U
D
Page 4  
VITESSE SEMICONDUCTOR CORPORATION  
G52069-0, Rev. 4.1  
741 Calle Plano, Camarillo, CA 93012 • 805/388-3700 • FAX: 805/987-5896  
6/22/99  
1234567...20

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型号 品牌 获取价格 描述 数据表
VS8062FI VITESSE

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