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Datasheet > 电信电路 > ATM/SONET/SDH 集成电路> MAX3881ECB-TD
MAX3881ECB-TD PDF预览

MAX3881ECB-TD

更新时间： 2024-01-12 22:39:14
品牌 Logo 应用领域
美信 - MAXIM 时钟
页数 文件大小 规格书
11页 234K
描述
Clock Recovery Circuit, 1-Func, Bipolar, PQFP64, 10 X 10 MM, 1 MM HEIGHT, TQFP-64

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MAX3881ECB-TD 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：HTFQFP,
针数：64Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.9
JESD-30 代码：S-PQFP-G64JESD-609代码：e0
长度：10 mm湿度敏感等级：3
功能数量：1端子数量：64
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：HTFQFP
封装形状：SQUARE封装形式：FLATPACK, HEAT SINK/SLUG, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：245认证状态：Not Qualified
座面最大高度：1.2 mm标称供电电压：3.3 V
表面贴装：YES技术：BIPOLAR
电信集成电路类型：ATM/SONET/SDH CLOCK RECOVERY CIRCUIT温度等级：INDUSTRIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：10 mm
Base Number Matches：1

MAX3881ECB-TD 数据手册

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+3.3V, 2.488Gbps, SDH/SONET  
1:16 Deserializer with Clock Recovery  
Pin Description  
PIN  
NAME  
FUNCTION  
1, 15, 16, 17,  
25, 33, 41,  
49, 57, 62,  
64  
GND  
Ground  
2
3
FIL+  
FIL-  
Positive Filter Input. PLL loop filter connection. Connect a 1.0µF capacitor between FIL+ and FIL-.  
Negative Filter Input. PLL loop filter connection. Connect a 1.0µF capacitor between FIL+ and FIL-.  
4, 7, 10, 13,  
20, 22, 24,  
26, 28, 30,  
32, 34, 36,  
38, 40, 42,  
44, 46, 48,  
50, 52, 54,  
56, 58, 60  
V
CC  
+3.3V Supply Voltage  
Positive Phase-Adjust Input. Used to optimally align internal PLL phase. Connect to V  
used.  
if not  
CC  
5
6
PHADJ+  
PHADJ-  
Negative Phase-Adjust Input. Used to optimally align internal PLL phase. Connect to V  
used.  
if not  
CC  
8
9
SDI+  
SDI-  
Positive Serial Data Input. 2.488Gbps data stream.  
Negative Serial Data Input. 2.488Gbps data stream.  
Positive System Loopback Input. 2.488Gbps data stream.  
Negative System Loopback Input. 2.488Gbps data stream.  
11  
12  
SLBI+  
SLBI-  
Signal Input Selection. TTL low for normal data input (SDI). TTL high for system loopback input  
(SLBI).  
14  
SIS  
18  
19  
PCLK+  
PCLK-  
Positive Parallel Clock PECL Output  
Negative Parallel Clock PECL Output  
21, 23, 27,  
29, 31, 35,  
37, 39, 43,  
45, 47, 51,  
53, 55, 59, 61  
Parallel Data Single-Ended PECL Outputs. Data is updated on the negative transition of the PCLK  
signal (Figure 2).  
PD0 to PD15  
Loss-of-Lock Output. PLL loss-of-lock monitor, TTL active low (internal 10kΩ pullup resistor).  
The LOL monitor is valid only when a data stream is present on the inputs to the MAX3881.  
63  
EP  
LOL  
Ground. This must be soldered to a circuit board for proper electrical and thermal performance  
(see Package Information).  
Exposed Pad  
_______________________________________________________________________________________  
5
12345678...11

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