256MB, 512MB Unbuffered DIMM
DDR SDRAM
6.0 Functional Block Diagram
6.1 256MB, 32M x 64 Non ECC Module (M368L3223ET(U))
(Populated as 1 bank of x16 DDR SDRAM Module)
CS0
DQS0
DM0
DQS4
DM4
DM/
CS DQS
DM/
CS DQS
Serial PD
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
I/O 6
I/O 4
I/O 2
I/O 0
I/O 7
I/O 5
I/O 3
I/O 1
I/O 7
SCL
WP
I/O 4
I/O 1
I/O 3
I/O 6
I/O 5
I/O 0
I/O 2
D0
D4
SDA
A0
A1
A2
SA0 SA1
SA2
DQS1
DM1
DQS5
DM5
DM/
CS DQS
DM/
CS DQS
V
V
SPD
DDSPD
DQ8
DQ9
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
I/O 7
I/O 5
I/O 1
I/O 0
I/O 6
I/O 4
I/O 3
I/O 2
I/O 6
I/O 4
I/O 3
I/O 1
I/O 7
I/O 5
I/O 2
I/O 0
D0 - D7
D0 - D7
/V
D1
D5
DD DDQ
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
D0 - D7
D0 - D7
VREF
V
SS
DQS2
DM2
DQS6
DM6
D3/D0/D5
DM/
CS DQS
DM/
CS DQS
Cap/Cap/Cap
Cap/D1/D6
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
I/O 6
I/O 5
I/O 3
I/O 0
I/O 7
I/O 4
I/O 2
I/O 1
I/O 7
I/O 5
I/O 1
I/O 0
I/O 6
I/O 4
I/O 3
I/O 2
D2
D6
R=120Ω
CK0/1/2
Card
Edge
CK0/1/2
Cap/Cap/Cap
D4/D2/C7
DQS3
DM3
DQS7
DM7
Cap
Cap/Cap/Cap
DM/
CS DQS
DM/
CS DQS
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
I/O 7
I/O 4
I/O 2
I/O 1
I/O 6
I/O 5
I/O 3
I/O 0
I/O 5
I/O 4
I/O 1
I/O 0
I/O 7
I/O 6
I/O 3
I/O 2
D3
D7
Notes :
1. DQ-to-I/O wiring is shown as recommended
but may be changed.
2. DQ/DQS/DM/CKE/CS relationships must be
maintained as shown.
3. DQ, DQS, DM/DQS resistors: 22 Ohms + 5%.
4. BAx, Ax, RAS, CAS, WE resistors: 5.1 Ohms +
5%
* Clock Wiring
DDR SDRAMs
BA0 - BA1
A0 - A12
RAS
BA0-BA1 : DDR SDRAMs D0 - D7
Clock
Input
A0-A12 : DDR SDRAMs D0 - D7
RAS : DDR SDRAMs D0 - D7
CAS : DDR SDRAMs D0 - D7
CKE : DDR SDRAMs D0 - D7
WE : DDR SDRAMs D0 - D7
*CK0/CK0 2 DDR SDRAMs
*CK1/CK1 3 DDR SDRAMs
*CK2/CK2 3 DDR SDRAMs
CAS
CKE0
WE
*Clock Net Wiring
Rev. 1.2 July 2005