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GM71CS17403CLJ-7

更新时间： 2024-01-25 12:42:08

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x4 EDO Page Mode DRAM

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GM71CS17403CLJ-7 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	SOJ	包装说明：	SOJ, SOJ24/26,.34
针数：	24	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.02
风险等级：	5.92	访问模式：	FAST PAGE WITH EDO
最长访问时间：	70 ns	其他特性：	RAS ONLY/CAS BEFORE RAS/HIDDEN REFRESH/BATTERY BACKUP/SELF REFRESH
I/O 类型：	COMMON	JESD-30 代码：	R-PDSO-J24
JESD-609代码：	e0	长度：	16.9 mm
内存密度：	16777216 bit	内存集成电路类型：	EDO DRAM
内存宽度：	4	功能数量：	1
端口数量：	1	端子数量：	24
字数：	4194304 words	字数代码：	4000000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	4MX4
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOJ	封装等效代码：	SOJ24/26,.34
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	5 V
认证状态：	Not Qualified	刷新周期：	2048
座面最大高度：	3.75 mm	自我刷新：	YES
最大待机电流：	0.00015 A	子类别：	DRAMs
最大压摆率：	0.1 mA	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	J BEND	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	7.62 mm	Base Number Matches：	1

GM71CS17403CLJ-7 数据手册

浏览型号GM71CS17403CLJ-7的Datasheet PDF文件第10页

GM71C(S)17403C/CL

18.

19.

In delayed write or read-modify-write cycles, OE must disable output buffer prior to applying

data to the device. After RAS is reset, if tOEH>=tCWL, the I/O pin will remain open circuit (high

impedance); if tOEH<=tCWL, invalid data will be out at each I/O.

The 16M DRAM offers a 16-bit time saving parallel test mode. Address CA0 and CA1 for the

4M x 4 are don't care during test mode. Test mode is set by performing a WE-and-CAS-before-

RAS (WCBR) cycle. In 16-bit parallel test mode, data is written into 4 bits in parallel at each I/O

(I/O1 to I/O4) and read out from each I/O. If 4 bits of each I/O are equal (all 1s or 0s), data

output pin is high state during test mode read cycle, then the device has passed. If they are not

equal, data output pin is a low state, then the device has failed. Refresh during test mode

operation can be performed by normal read cycles or by WCBR refresh cycles. To get out of test

mode and enter a normal operation mode, perform either a regular CAS-before-RAS refresh

cycle or RAS-only refresh cycle.

20.

In a test mode read cycle, the value of tRAC, tAA, tCAC and tACP is delayed by 2ns to 5ns for the

specified value. These parameters should be specified in test mode cycles by adding the above

value to the specified value in this data sheet.

21.

22.

23.

24.

tRAS(min) = tRWD(min) + tRWL(min) + tT in Read - Modify - Write cycle.

tCAS(min) = tCWD(min) + tCWL(min) + tT in Read - Modify - Write cycle.

tOFF and tOFR are determined by the later rising edge of RAS or CAS.

tCSH(min) can be achieved when tRCD <= tCSH(min) - tCAS(min).

Rev 0.1 / Apr’01

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