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EPM9320ARC208-10F

更新时间： 2024-01-11 04:55:33

品牌	Logo	应用领域
阿尔特拉 - ALTERA		时钟输入元件可编程逻辑
页数	文件大小	规格书
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描述
EE PLD, 10.8ns, CMOS, PQFP208, RQFP-208

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EPM9320ARC208-10F 技术参数

生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	FQFP,	针数：	208
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.7	其他特性：	320 MACROCELLS; 20 LABS; 484 FLIP FLOPS; CONFIGURABLE I/O OPERATION WITH 3.3V OR 5V
最大时钟频率：	144.9 MHz	JESD-30 代码：	S-PQFP-G208
长度：	28 mm	专用输入次数：	4
I/O 线路数量：	132	端子数量：	208
最高工作温度：	70 °C	最低工作温度：
组织：	4 DEDICATED INPUTS, 132 I/O	输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	FQFP
封装形状：	SQUARE	封装形式：	FLATPACK, FINE PITCH
可编程逻辑类型：	EE PLD	传播延迟：	10.8 ns
认证状态：	Not Qualified	座面最大高度：	4.1 mm
最大供电电压：	5.25 V	最小供电电压：	4.75 V
标称供电电压：	5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	宽度：	28 mm
Base Number Matches：	1

EPM9320ARC208-10F 数据手册

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MAX 9000

Programmable Logic

Device Family

Includes

MAX 9000A

June 2003, ver. 6.5

Data Sheet

■

High-performance CMOS EEPROM-based programmable logic

devices (PLDs) built on third-generation Multiple Array MatriX

(MAX^®) architecture

Features...

■

5.0-V in-system programmability (ISP) through built-in IEEE Std.

1149.1 Joint Test Action Group (JTAG) interface

Built-in JTAG boundary-scan test (BST) circuitry compliant with IEEE

Std. 1149.1-1990

High-density erasable programmable logic device (EPLD) family

ranging from 6,000 to 12,000 usable gates (see Table 1)

10-ns pin-to-pin logic delays with counter frequencies of up to

144 MHz

Fully compliant with the peripheral component interconnect Special

Interest Group’s (PCI SIG) PCI Local Bus Specification, Revision 2.2

Dual-output macrocell for independent use of combinatorial and

registered logic

■

FastTrack^®Interconnect for fast, predictable interconnect delays

Input/ output registers with clear and clock enable on all I/ O pins

Programmable output slew-rate control to reduce switching noise

MultiVolt^™I/ O interface operation, allowing devices to interface with

3.3-V and 5.0-V devices

■

Configurable expander product-term distribution allowing up to 32

product terms per macrocell

Programmable power-saving mode for more than 50% power

reduction in each macrocell

Table 1. MAX 9000 Device Features

Feature EPM9320

EPM9400

EPM9480

EPM9560

EPM9320A

EPM9560A

Usable gates

6,000

484

320

8,000

580

400

10,000

676

480

12,000

772

560

Flipflops

Macrocells

Logic array blocks (LABs)

Maximum user I/O pins

t_PD1(ns)

168

159

175

216

t_FSU(ns)

3.0

_FCO(ns)

4.5

4.8

f_CNT(MHz)

144

118

144

Altera Corporation

DS-M9000-6.5

12 3 4 5 6 7...46

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EPM9320ARC208-7C	ALTERA	获取价格	EE PLD, 8.2ns, CMOS, PQFP208, HEAT SINK, POWER, QFP-208
EPM9320ARI208-10	ETC	获取价格
EPM9320ARI208-10C	ALTERA	获取价格	EE PLD, 10.8ns, CMOS, PQFP208, 30.60 X 30.60 MM, 0.50 MM PITCH, POWER, RQFP-208
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EPM9320GI280-15	ETC	获取价格
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