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EP3CLS100U484C8N

更新时间： 2024-01-11 17:44:46

品牌	Logo	应用领域
英特尔 - INTEL		时钟 LTE 栅可编程逻辑
页数	文件大小	规格书
32页	760K
描述
Field Programmable Gate Array, 100448 CLBs, 450MHz, 100448-Cell, CMOS, PBGA484, LEAD FREE, UBGA-484

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EP3CLS100U484C8N 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Transferred	零件包装代码：	BGA
包装说明：	LEAD FREE, UBGA-484	针数：	484
Reach Compliance Code：	unknown	ECCN代码：	3A991
HTS代码：	8542.39.00.01	风险等级：	5.28
最大时钟频率：	450 MHz	JESD-30 代码：	S-PBGA-B484
JESD-609代码：	e1	长度：	19 mm
湿度敏感等级：	3	可配置逻辑块数量：	100448
输入次数：	278	逻辑单元数量：	100448
输出次数：	278	端子数量：	484
最高工作温度：	85 °C	最低工作温度：
组织：	100448 CLBS	封装主体材料：	PLASTIC/EPOXY
封装代码：	FBGA	封装等效代码：	BGA484,22X22,32
封装形状：	SQUARE	封装形式：	GRID ARRAY, FINE PITCH
峰值回流温度（摄氏度）：	260	电源：	1.2,1.2/3.3,2.5 V
可编程逻辑类型：	FIELD PROGRAMMABLE GATE ARRAY	认证状态：	Not Qualified
座面最大高度：	2.05 mm	子类别：	Field Programmable Gate Arrays
最大供电电压：	1.25 V	最小供电电压：	1.15 V
标称供电电压：	1.2 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)	端子形式：	BALL
端子节距：	0.5 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	40	宽度：	19 mm
Base Number Matches：	1

EP3CLS100U484C8N 数据手册

Chapter 2: Cyclone III LS Device Datasheet

2–5

Electrical Characteristics

Supply Current

Supply current is the current the device draws after the device is configured with no

inputs or outputs toggling and no activity in the device. Use the Excel-based Early

Power Estimator (EPE) to get the supply current estimates for your design because

these currents vary largely with the resources you use. Table 2–4 lists the I/O pin

leakage current for Cyclone III LS devices.

For more information about power estimation tools, refer to the PowerPlay Early Power

Estimator User Guide and the PowerPlay Power Analysis chapter in the Quartus II

Handbook.

Table 2–4. Cyclone III LS Devices I/O Pin Leakage Current ^{(1), (2)}

Symbol

Parameter

Conditions

Min

Typ

Max

Unit

I_I

Input Pin Leakage Current V_I= V_CCIOMAXto 0 V

Tri-stated I/O Pin Leakage V_O= V_CCIOMAXto 0

–10

—

A

I_OZ

–10

—

A

Current

Notes to Table 2–4:

(1) This value is specified for normal device operation. The value varies during device power-up. This applies for all

_CCIOsettings (3.3, 3.0, 2.5, 1.8, 1.5, and 1.2 V).

(2) The 10 A I/O leakage current limit is applicable when the internal clamping diode is off. A higher current can be

observed when the diode is on.

Bus Hold

Bus hold retains the last valid logic state after the source driving it either enters the

high impedance state or is removed. Each I/O pin has an option to enable bus hold in

user mode. Bus hold is always disabled in configuration mode.

Table 2–5 lists the bus hold specifications for Cyclone III LS devices. Also listed are the

input pin capacitances and OCT tolerance specifications.

Table 2–5. Cyclone III LS Devices Bus Hold Parameters ⁽¹⁾

_CCIO(V)

Parameter

Condition

1.2

1.5

1.8

2.5

3.0

3.3

Unit

Min Max Min

Max Min Max Min Max Min Max Min Max

Bus-hold

low,

sustaining

current

V_IN> V_IL

(maximum)

—

–12

—

–30

—

–50

—

–70

—

–70

—

A

Bus-hold

high,

sustaining

current

V_IN< V_IL

(minimum)

–8

—

Bus-hold

low,

overdrive

current

0 V < V_IN

V_CCIO

125

175

200

300

500

500 A

July 2012 Altera Corporation

Cyclone III Device Handbook

Volume 2

1 2 3 456 7 8...32

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型号	品牌	描述	获取价格	数据表
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