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EBE21AD4AGFB-5C-E PDF预览

EBE21AD4AGFB-5C-E

更新时间： 2024-02-12 10:17:52
品牌 Logo 应用领域
尔必达 - ELPIDA 动态存储器双倍数据速率
页数 文件大小 规格书
23页 204K
描述
2GB Registered DDR2 SDRAM DIMM

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EBE21AD4AGFB-5C-E 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：DIMM包装说明：DIMM, DIMM240,40
针数：240Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.32.00.36
风险等级：5.84访问模式：DUAL BANK PAGE BURST
最长访问时间：0.5 ns其他特性：AUTO/SELF REFRESH
最大时钟频率 (fCLK)：266 MHzI/O 类型：COMMON
JESD-30 代码：R-XDMA-N240内存密度：19327352832 bit
内存集成电路类型：DDR DRAM MODULE内存宽度：72
功能数量：1端口数量：1
端子数量：240字数：268435456 words
字数代码：256000000工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：
组织：256MX72输出特性：3-STATE
封装主体材料：UNSPECIFIED封装代码：DIMM
封装等效代码：DIMM240,40封装形状：RECTANGULAR
封装形式：MICROELECTRONIC ASSEMBLY峰值回流温度（摄氏度）：NOT SPECIFIED
电源：1.8 V认证状态：Not Qualified
刷新周期：8192自我刷新：YES
子类别：Other Memory ICs最大压摆率：6.85 mA
最大供电电压 (Vsup)：1.9 V最小供电电压 (Vsup)：1.7 V
标称供电电压 (Vsup)：1.8 V表面贴装：NO
技术：CMOS温度等级：OTHER
端子形式：NO LEAD端子节距：1 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
Base Number Matches：1

EBE21AD4AGFB-5C-E 数据手册

 浏览型号EBE21AD4AGFB-5C-E的Datasheet PDF文件第3页浏览型号EBE21AD4AGFB-5C-E的Datasheet PDF文件第4页浏览型号EBE21AD4AGFB-5C-E的Datasheet PDF文件第5页浏览型号EBE21AD4AGFB-5C-E的Datasheet PDF文件第7页浏览型号EBE21AD4AGFB-5C-E的Datasheet PDF文件第8页浏览型号EBE21AD4AGFB-5C-E的Datasheet PDF文件第9页 
EBE21AD4AGFB  
Byte No.  
28  
Function described  
Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Hex value  
Comments  
7.5ns  
Minimum row active to row active  
delay (tRRD)  
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
1EH  
3CH  
29  
Minimum /RAS to /CAS delay (tRCD) 0  
15ns  
Minimum active to precharge time  
30  
(tRAS)  
-6E, -5C  
0
0
1
0
1
1
0
1
2DH  
45ns  
-4A  
0
0
0
0
1
0
0
0
1
0
0
0
0
0
0
1
28H  
01H  
40ns  
1GB  
31  
32  
Module rank density  
Address and command setup time  
before clock (tIS)  
-6E  
0
0
1
0
0
0
0
0
20H  
0.20ns*1  
-5C  
-4A  
0
0
0
0
1
1
0
1
0
0
1
1
0
0
1
1
25H  
35H  
0.25ns*1  
0.35ns*1  
Address and command hold time  
after clock (tIH)  
-6E  
33  
0
0
1
0
1
0
0
0
28H  
0.28ns*1  
-5C  
-4A  
0
0
0
1
1
0
1
0
1
1
0
0
0
0
0
0
38H  
48H  
0.38ns*1  
0.48ns*1  
Data input setup time before clock  
(tDS)  
34  
35  
0
0
0
1
0
0
0
0
10H  
0.10ns*1  
-6E, -5C  
-4A  
0
0
0
0
0
0
1
1
0
1
1
0
0
0
1
0
15H  
18H  
0.15ns*1  
0.18ns*1  
Data input hold time after clock (tDH)  
-6E  
-5C  
0
0
0
0
0
0
1
1
1
0
0
1
0
1
1
0
0
1
1
0
0
1
0
0
23H  
28H  
3CH  
0.23ns*1  
0.28ns*1  
15ns*1  
-4A  
36  
37  
Write recovery time (tWR)  
Internal write to read command delay  
(tWTR)  
0
0
0
1
1
1
1
0
1EH  
7.5ns*1  
-6E, -5C  
-4A  
0
0
0
0
1
0
0
1
1
1
0
1
0
1
0
0
28H  
1EH  
10ns*1  
7.5ns*1  
Internal read to precharge command  
delay (tRTP)  
38  
Memory analysis probe  
characteristics  
39  
40  
41  
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
1
1
0
0
0
0
1
1
0
0
1
0
0
1
0
1
0
1
0
0
1
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
1
0
0
00H  
00H  
3CH  
37H  
69H  
80H  
18H  
TBD  
Extension of Byte 41 and 42  
Undefined  
60ns*1  
55ns*1  
105ns*1  
8ns*1  
Active command period (tRC)  
-6E, -5C  
-4A  
Auto refresh to active/  
Auto refresh command cycle (tRFC)  
42  
43  
44  
SDRAM tCK cycle max. (tCK max.)  
Dout to DQS skew  
-6E  
0.24ns*1  
-5C  
-4A  
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
1EH  
23H  
0.30ns*1  
0.35ns*1  
Data hold skew (tQHS)  
-6E  
45  
46  
0
0
1
0
0
0
1
0
22H  
0.34ns*1  
-5C  
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
0
1
1
0
0
1
0
1
1
28H  
2DH  
0FH  
0.40ns*1  
0.45ns*1  
15µs  
-4A  
PLL relock time  
Preliminary Data Sheet E0897E10 (Ver. 1.0)  
6
1...3456789...23

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