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Datasheet > 存储 > DRAM> EBD11ED8ADFB-5C
EBD11ED8ADFB-5C PDF预览

EBD11ED8ADFB-5C

更新时间： 2024-01-24 00:56:49
品牌 Logo 应用领域
尔必达 - ELPIDA 动态存储器双倍数据速率
页数 文件大小 规格书
19页 183K
描述
1GB Unbuffered DDR SDRAM DIMM (128M words x72 bits, 2 Ranks)

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EBD11ED8ADFB-5C 数据手册

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EBD11ED8ADFB-5  
Serial PD Matrix  
Byte No. Function described  
Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Hex value  
Comments  
128 bytes  
Number of bytes utilized by module  
0
1
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
80H  
08H  
manufacturer  
Total number of bytes in serial PD  
256 bytes  
device  
2
Memory type  
0
0
0
0
0
0
0
0
0
0
1
0
0
1
1
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
1
1
0
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
0
0
0
0
0
0
1
0
1
1
0
0
0
0
0
1
1
0
0
1
1
1
0
0
0
0
0
0
0
0
0
0
07H  
0DH  
0BH  
02H  
48H  
00H  
04H  
50H  
70H  
02H  
82H  
08H  
08H  
DDR SDRAM  
3
Number of row address  
Number of column address  
Number of DIMM ranks  
Module data width  
13  
4
11  
5
2
6
72  
7
Module data width continuation  
0
8
Voltage interface level of this assembly 0  
SSTL2  
5.0ns*1  
0.7ns*1  
ECC  
7.6µs  
× 8  
9
DDR SDRAM cycle time, CL = 3  
SDRAM access from clock (tAC)  
DIMM configuration type  
Refresh rate/type  
0
0
0
1
0
0
10  
11  
12  
13  
14  
Primary SDRAM width  
Error checking SDRAM width  
× 8  
SDRAM device attributes:  
Minimum clock delay back-to-back  
column access  
15  
0
0
0
0
0
0
0
1
01H  
1 CLK  
SDRAM device attributes:  
16  
17  
18  
19  
20  
21  
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
0
1
0
0
0
1
1
1
0
0
0
1
0
0
0
1
0
0
0
0
1
0
0
0EH  
04H  
1CH  
01H  
02H  
20H  
2,4,8  
Burst length supported  
SDRAM device attributes: Number of  
banks on SDRAM device  
SDRAM device attributes:  
/CAS latency  
SDRAM device attributes:  
/CS latency  
SDRAM device attributes:  
/WE latency  
4
2, 2.5, 3  
0
1
Differential  
Clock  
SDRAM module attributes  
22  
23  
SDRAM device attributes: General  
Minimum clock cycle time at CL = 2.5  
1
0
1
1
0
1
0
0
0
0
0
0
0
0
0
0
C0H  
60H  
VDD ± 0.2V  
6.0ns*1  
Maximum data access time (tAC) from  
clock at CL = 2.5  
Minimum clock cycle time at CL = 2  
Maximum data access time (tAC) from  
clock at CL = 2  
24  
25  
26  
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
0
0
0
0
1
1
70H  
75H  
75H  
0.7ns*1  
0.75ns*1  
0.75ns*1  
Minimum row precharge time (tRP)  
-5B  
-5C  
Minimum row active to row active  
delay (tRRD)  
Minimum /RAS to /CAS delay (tRCD)  
-5B  
-5C  
Minimum active to precharge time  
(tRAS)  
Module rank density  
27  
0
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
0
0
0
0
0
0
3CH  
48H  
28H  
15ns  
18ns  
10ns  
28  
29  
0
0
0
1
0
1
0
0
1
0
1
0
1
0
0
0
1
1
1
0
1
0
0
0
0
0
0
0
0
0
0
0
3CH  
48H  
28H  
80H  
15ns  
18ns  
30  
31  
40ns  
512M bytes  
Data Sheet E0408E30 (Ver. 3.0)  
5
12345678...19

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与EBD11ED8ADFB-5C相关器件

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EBD11ED8ADFB-5C-E ELPIDA DDR DRAM Module, 128MX72, 0.7ns, CMOS, DIMM-184

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