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DS2405/TR

更新时间： 2024-02-09 05:41:12
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15页 236K
描述
Peripheral IC

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DS2405/TR 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：SOT-223包装说明：SOP, SOT-223
针数：4Reach Compliance Code：compliant
HTS代码：8542.32.00.71风险等级：5.62
JESD-30 代码：R-PDSO-G4JESD-609代码：e3
长度：6.5 mm内存密度：64 bit
内存集成电路类型：MEMORY CIRCUIT内存宽度：1
湿度敏感等级：1功能数量：1
端子数量：4字数：64 words
字数代码：64工作模式：ASYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：64X1封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOT-223
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：260电源：3/5 V
认证状态：Not Qualified座面最大高度：1.8 mm
子类别：SRAMs最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2.8 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：2.3 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：3.5 mm
Base Number Matches：1

DS2405/TR 数据手册

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DS2405  
NOTES:  
1. All voltages are referenced to ground.  
2. VPUP = external pullup voltage.  
3. Input load is to ground.  
4. An additional reset or communication sequence cannot begin until the reset high time has expired.  
5. Read data setup time refers to the time the host must pull the 1-Wire bus low to read a bit. Data is  
guaranteed to be valid within 1ꢁs of this falling edge and will remain valid for 14ꢁs minimum (15ꢁs  
total from falling edge on 1-Wire bus).  
6. VIH is a function of the external pull-up resistor and the VCC supply.  
7. Capacitance on the data pin could be 800pF when power is first applied. If a 5kꢀ resistor is used to  
pull-up the data line to VCC, 5ꢁs after power has been applied the parasite capacitance will not affect  
normal communications.  
8. VIH for PIO pin should always be greater than or equal to VPUP -0.3V.  
9. Input resistance is to ground.  
10. Under certain low voltage conditions VILMAX may have to be reduced to as much as 0.5V to always  
guarantee a Presence Pulse.  
11. The optimal sampling point for the master is as close as possible to the end of the 15µs tRDV period  
without exceeding tRDV. For the case of a Read 1 time slot, this maximizes the amount of time for the  
pull-up resistor to recover the line to a high level. For a Read 0 time slot, it ensures that a read will  
occur before the fastest 1-Wire device(s) release the line.  
12. The duration of the low pulse sent by the master should be a minimum of 1µs with a maximum value  
as short as possible to allow time for the pull-up resistor to recover the line to a high level before the  
1-Wire device samples in the case of a Write 1 Low Time, or before the master samples in the case of  
a Read Low Time.  
13. The Reset Low Time (tRSTL) should be restricted to a maximum of 960µs to allow interrupt signaling;  
otherwise, it could mask or conceal interrupt pulses.  
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型号 品牌 描述 获取价格 数据表
DS2405_07 DALLAS Addressable Switch

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