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Datasheet > 暂无类别数据> CY62127DV30L-70ZSI
CY62127DV30L-70ZSI PDF预览

CY62127DV30L-70ZSI

更新时间： 2024-01-12 16:41:58
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
12页 375K
描述
1 Mb (64K x 16) Static RAM

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CY62127DV30L-70ZSI 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：TSOP2
包装说明：TSOP2,针数：44
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.32.00.41风险等级：5.83
最长访问时间：70 nsJESD-30 代码：R-PDSO-G44
JESD-609代码：e0长度：18.415 mm
内存密度：1048576 bit内存集成电路类型：STANDARD SRAM
内存宽度：16湿度敏感等级：3
功能数量：1端子数量：44
字数：65536 words字数代码：64000
工作模式：ASYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：64KX16
封装主体材料：PLASTIC/EPOXY封装代码：TSOP2
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE
并行/串行：PARALLEL峰值回流温度（摄氏度）：240
认证状态：Not Qualified座面最大高度：1.194 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：2.2 V
标称供电电压 (Vsup)：3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.8 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：10.16 mm
Base Number Matches：1

CY62127DV30L-70ZSI 数据手册

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CY62127DV30  
MoBL®  
Switching Characteristics (Over the Operating Range)[11]  
CY62127DV30-45 [8] CY62127DV30-55 CY62127DV30-70  
Parameter  
Read Cycle  
tRC  
tAA  
tOHA  
Description  
Min.  
45  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
Read Cycle Time  
Address to Data Valid  
Data Hold from Address Change  
CE LOW to Data Valid  
55  
70  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
45  
55  
70  
10  
10  
10  
tACE  
tDOE  
45  
25  
55  
25  
70  
35  
OE LOW to Data Valid  
OE LOW to Low Z[12]  
tLZOE  
tHZOE  
tLZCE  
tHZCE  
tPU  
5
10  
0
5
10  
0
5
10  
0
OE HIGH to High Z[12,14]  
CE LOW to Low Z[12]  
15  
20  
20  
20  
25  
25  
CE HIGH to High Z[12,14]  
CE LOW to Power-up  
tPD  
CE HIGH to Power-down  
BLE/BHE LOW to Data Valid  
BLE/BHE LOW to Low Z[12]  
BLE/BHE HIGH to High-Z[12,14]  
45  
45  
55  
55  
70  
70  
tDBE  
tLZBE  
[13]  
5
5
5
tHZBE  
Write Cycle[15]  
15  
20  
25  
tWC  
tSCE  
tAW  
tHA  
tSA  
tPWE  
tBW  
tSD  
tHD  
tHZWE  
Write Cycle Time  
CE LOW to Write End  
45  
40  
40  
0
55  
40  
40  
0
70  
60  
60  
0
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
Address Set-up to Write End  
Address Hold from Write End  
Address Set-up to Write Start  
WE Pulse Width  
BLE/BHE LOW to Write End  
Data Set-up to Write End  
Data Hold from Write End  
WE LOW to High Z[12,14]  
WE HIGH to Low Z[12]  
0
0
0
35  
40  
25  
0
40  
40  
25  
0
50  
60  
30  
0
15  
20  
25  
tLZWE  
10  
10  
5
Notes:  
11. Test conditions assume signal transition time of 1V/ns or less, timing reference levels of V  
/2, input pulse levels of 0 to V  
, and output loading of the  
CC(typ.)  
CC(typ.)  
specified I  
.
OL  
12. At any given temperature and voltage condition, t  
given device.  
is less than t  
, t  
is less than t  
, t  
is less than t  
, and t  
is less than t  
for any  
LZWE  
HZCE  
LZCE HZBE  
LZBE HZOE  
LZOE  
HZWE  
13. If both byte enables are toggled together, this value is 10 ns.  
14. t  
, t  
, t  
, and t  
transitions are measured when the outputs enter a high-impedance state.  
HZOE HZCE HZBE  
HZWE  
15. The internal Write time of the memory is defined by the overlap of WE, CE = V , BHE and/or BLE = V . All signals must be ACTIVE to initiate a write and any  
IL  
IL  
of these signals can terminate a write by going INACTIVE. The data input set-up and hold timing should be referenced to the edge of the signal that terminates  
the write.  
Document #: 38-05229 Rev. *D  
Page 5 of 12  
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