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CAT1163LI25

更新时间： 2024-02-18 15:18:32
品牌 Logo 应用领域
安森美 - ONSEMI 光电二极管外围集成电路
页数 文件大小 规格书
12页 145K
描述
SPECIALTY MICROPROCESSOR CIRCUIT, PDIP8, 0.300 INCH, ROHS COMPLIANT, PLASTIC, MS-001, DIP-8

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CAT1163LI25 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Obsolete零件包装代码：DIP
包装说明：DIP,针数：8
Reach Compliance Code：compliantHTS代码：8542.31.00.01
风险等级：5.07Is Samacsys：N
JESD-30 代码：R-PDIP-T8JESD-609代码：e3
长度：9.27 mm端子数量：8
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装形状：RECTANGULAR封装形式：IN-LINE
峰值回流温度（摄氏度）：260认证状态：Not Qualified
座面最大高度：4.57 mm最大供电电压：6 V
最小供电电压：2.7 V标称供电电压：3 V
表面贴装：NO技术：CMOS
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
宽度：7.62 mmuPs/uCs/外围集成电路类型：MICROPROCESSOR CIRCUIT
Base Number Matches：1

CAT1163LI25 数据手册

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CAT1163  
Table 6. AC CHARACTERISTICS  
V
CC  
= 2.7 V to 6.0 V unless otherwise specified. Output Load is TTL Gate and 100 pF.  
V
CC  
= 2.7 V − 6 V  
V
CC  
= 4.5 V − 5.5 V  
Min  
Max  
100  
200  
3.5  
Min  
Max  
400  
200  
1
Symbol  
Parameter  
Units  
kHz  
ns  
F
SCL  
Clock Frequency  
T (Note 1)  
1
Noise Suppression Time Constant at SCL, SDA Inputs  
SCL Low to SDA Data Out and ACK Out  
Time the Bus must be Free Before a New Transmission Can Start  
Start Condition Hold Time  
t
AA  
ms  
t
(Note 1)  
4.7  
4
1.2  
ms  
BUF  
t
0.6  
1.2  
0.6  
0.6  
0
ms  
HD; STA  
t
Clock Low Period  
4.7  
4
ms  
LOW  
t
Clock High Period  
ms  
HIGH  
t
Start Condition Setup Time (for a Repeated Start Condition)  
Data in Hold Time  
4.7  
0
ms  
SU; STA  
HD; DAT  
t
ns  
t
Data in Setup Time  
50  
50  
ns  
SU; DAT  
t
R
(Note 1)  
SDA and SCL Rise Time  
1
0.3  
ms  
t (Note 1)  
F
SDA and SCL Fall Time  
300  
300  
ns  
t
Stop Condition Setup Time  
4
0.6  
ms  
SU; STO  
t
Data Out Hold Time  
100  
100  
ns  
DH  
1. This parameter is tested initially and after a design or process change that affects the parameter.  
Table 7. POWER−UP TIMING (Notes 1 and 2)  
Symbol  
Parameter  
Min  
Typ  
Max  
1
Units  
ms  
t
Power−up to Read Operation  
Power−up to Write Operation  
PUR  
t
1
ms  
PUW  
2. t  
and t are the delays required from the time V is stable until the specific operation can be initiated.  
PUW CC  
PUR  
Table 8. WRITE CYCLE LIMITS  
Symbol  
Parameter  
Min  
Typ  
Max  
Units  
t
Write Cycle Time  
10  
ms  
WR  
The write cycle time is the time from a valid stop condition of a write sequence to the end of the internal program/erase cycle. During the write  
cycle, the bus interface circuits are disabled, SDA is allowed to remain high, and the device does not respond to its slave address.  
Table 9. RESET CIRCUIT CHARACTERISTICS  
Symbol  
Parameter  
Min  
Typ  
Max  
Units  
ns  
t
Glitch Reject Pulse Width  
Reset Threshold Hysteresis  
Reset Output Low Voltage (I  
Reset Output High Voltage  
100  
GLITCH  
V
RT  
15  
mV  
V
V
= 1 mA)  
OLRS  
0.4  
OLRS  
OHRS  
V
V
− 0.75  
V
CC  
V
Reset Threshold (V = 5 V), (CAT1163−45)  
4.50  
4.25  
3.00  
2.85  
2.55  
130  
4.75  
4.50  
3.15  
3.00  
2.70  
270  
V
TH  
CC  
Reset Threshold (V = 5 V), (CAT1163−42)  
CC  
Reset Threshold (V = 3.3 V), (CAT1163−30)  
CC  
Reset Threshold (V = 3.3 V), (CAT1163−28)  
CC  
Reset Threshold (V = 3 V), (CAT1163−25)  
CC  
t
Power−Up Reset Timeout  
ms  
s
PURST  
t
Watchdog Period  
1.6  
WP  
t
V
to RESET Output Delay  
5
ms  
V
RPD  
TH  
V
RESET Output Valid  
1
RVALID  
http://onsemi.com  
4
1234567...12

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