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C9531CT

更新时间： 2024-01-31 12:32:12
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其他 - ETC 时钟发生器
页数 文件大小 规格书
14页 178K
描述
CPU SYSTEM CLOCK GENERATOR|TSSOP|28PIN|PLASTIC

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C9531CT 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SSOP包装说明：SSOP-28
针数：28Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.92JESD-30 代码：R-PDSO-G28
JESD-609代码：e0长度：10.2 mm
端子数量：28最高工作温度：70 °C
最低工作温度：最大输出时钟频率：133.33 MHz
封装主体材料：PLASTIC/EPOXY封装代码：SSOP
封装等效代码：SSOP28,.3封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：NOT SPECIFIED
电源：3.3 V主时钟/晶体标称频率：33.33 MHz
认证状态：Not Qualified座面最大高度：2 mm
子类别：Clock Generators最大压摆率：160 mA
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：5.3 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFICBase Number Matches：1

C9531CT 数据手册

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APPROVED PRODUCT  
C9531  
PCIX I/O System Clock Generator With EMI Control Features  
2-Wire SMBus Control Interface  
The 2-wire control interface implements a write slave only interface according to SMBus specification. The device can  
be read back. Sub addressing is not supported, thus all preceding bytes must be sent in order to change one of the  
control bytes. The 2-wire control interface allows each clock output to be individually enabled or disabled. 100  
Kbits/second (standard mode) data transfer is supported.  
Through the use of the IA0, IA1, and IA2 pins the SMBus address of the device may be changed so that multiple  
devices may reside on a single SMBus control signaling bus and not interfere with each other.  
SMBus Address Selection Table  
SMBus address of the device  
IA0 BIT (Pin 10)  
IA1 BIT (Pin 11)  
IA2 BIT (Pin 12)  
DE  
DC  
DA  
D8  
D6  
D4  
D0  
D2  
0
1
0
1
0
1
0
1
0
0
1
1
0
0
1
1
0
0
0
0
1
1
1
1
During normal data transfer, the SDATA signal only changes when the SCLK signal is low, and is stable when SCLK is  
high. There are two exceptions to this. A high to low transition on SDATA while SCLK is high is used to indicate the  
start of a data transfer cycle. A low to high transition on SDATA while SCLK is high indicates the end of a data transfer  
cycle. Data is always sent as complete 8-bit bytes, after which an acknowledge is generated. The first byte of a  
transfer cycle is a 7-bit address with a Read/Write bit (R/W#) as the LSB. R/W# = 1 in read mode.  
The device will respond to writes to 10 bytes (max) of data to its selected address by generating the acknowledge (low)  
signal on the SDATA wire following reception of each byte.  
Cypress Semiconductor Corporation  
525 Los Coches St.  
Document#: 38-07034 Rev. **  
05/02/2001  
Milpitas, CA 95035. Tel: 408-263-6300, Fax: 408-263-6571  
http://www.cypress.com  
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型号 品牌 描述 获取价格 数据表
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