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ATF1508ASL-20QL100

更新时间： 2024-01-21 16:53:06
品牌 Logo 应用领域
爱特美尔 - ATMEL 时钟输入元件可编程逻辑
页数 文件大小 规格书
31页 693K
描述
EE PLD, 20ns, PQFP100, 14 X 20 MM, 0.65 MM PITCH, PLASTIC, QFP-100

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ATF1508ASL-20QL100 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：QFP包装说明：14 X 20 MM, 0.65 MM PITCH, PLASTIC, QFP-100
针数：100Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.73
其他特性：128 MACROCELLS; CONFIGURABLE I/O OPERATION WITH 3.3V OR 5V最大时钟频率：41.7 MHz
JESD-30 代码：R-PQFP-G100JESD-609代码：e3
长度：20 mm湿度敏感等级：3
专用输入次数：I/O 线路数量：80
端子数量：100最高工作温度：70 °C
最低工作温度：组织：0 DEDICATED INPUTS, 80 I/O
输出函数：MACROCELL封装主体材料：PLASTIC/EPOXY
封装代码：QFP封装形状：RECTANGULAR
封装形式：FLATPACK峰值回流温度（摄氏度）：245
可编程逻辑类型：EE PLD传播延迟：20 ns
认证状态：Not Qualified座面最大高度：3.4 mm
最大供电电压：5.25 V最小供电电压：4.75 V
标称供电电压：5 V表面贴装：YES
温度等级：COMMERCIAL端子面层：MATTE TIN
端子形式：GULL WING端子节距：0.65 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：14 mmBase Number Matches：1

ATF1508ASL-20QL100 数据手册

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Features  
• High-density, High-performance, Electrically-erasable Complex  
Programmable Logic Device  
– 128 Macrocells  
– 5 Product Terms per Macrocell, Expandable up to 40 per Macrocell  
– 84, 100, 160 Pins  
– 7.5 ns Maximum Pin-to-pin Delay  
– Registered Operation up to 125 MHz  
– Enhanced Routing Resources  
• Flexible Logic Macrocell  
– D/T/Latch Configured Flip-flops  
High-  
performance  
EE PLD  
– Global and Individual Register Control Signals  
– Global and Individual Output Enable  
– Programmable Output Slew Rate  
– Programmable Output Open Collector Option  
– Maximum Logic Utilization by Burying a Register within a COM Output  
• Advanced Power Management Features  
– Automatic 10 µA Standby for “L” Version  
– Pin-controlled 1 mA Standby Mode  
– Programmable Pin-keeper Inputs and I/Os  
– Reduced-power Feature per Macrocell  
• Available in Commercial and Industrial Temperature Ranges  
• Available in 84-lead PLCC, 100-lead PQFP, 100-lead TQFP and 160-lead PQFP Packages  
• Advanced EE Technology  
ATF1508AS  
ATF1508ASL  
– 100% Tested  
– Completely Reprogrammable  
– 10,000 Program/Erase Cycles  
– 20-year Data Retention  
– 2000V ESD Protection  
– 200 mA Latch-up Immunity  
• JTAG Boundary-scan Testing to IEEE Std. 1149.1-1990 and 1149.1a-1993 Supported  
• Fast In-System Programmability (ISP) via JTAG  
• PCI-compliant  
• 3.3 or 5.0V I/O Pins  
• Security Fuse Feature  
• Green (Pb/Halide-free/RoHS Compliant) Package Options  
Enhanced Features  
• Improved Connectivity (Additional Feedback Routing, Alternate Input Routing)  
• Output Enable Product Terms  
• Transparent-latch Mode  
• Combinatorial Output with Registered Feedback within Any Macrocell  
• Three Global Clock Pins  
• ITD (Input Transition Detection) Circuits on Global Clocks, Inputs and I/O  
• Fast Registered Input from Product Term  
• Programmable “Pin-keeper” Option  
• VCC Power-up Reset Option  
• Pull-up Option on JTAG Pins TMS and TDI  
• Advanced Power Management Features  
– Edge-controlled Power-down “L”  
– Individual Macrocell Power Option  
– Disable ITD on Global Clocks, Inputs and I/O for “Z” Parts  
Rev. 0784P–PLD–7/05  
1234567...31

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