AT88SC3216C-CI

更新时间： 2024-01-17 05:05:02

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AT88SC3216C-CI 数据手册

AT88SC3216C

2. Look for SDA high in each cycle while SCL is high.

3. Create a start condition.

Figure 3.

Bus Timing for 2 wire communications: SCL: Serial Clock, SDA – Serial Data I/O

t_HIGH

t_F

t_LOW

t_R

t_LOW

SCL

t_SU.STA

t_HD.STA

t_HD.DAT

t_SU.DAT

t_SU.STO

SDA IN

t_AA

t_DH

t_BUF

SDA OUT

Figure 4.

Write Cycle Timing: SCL: Serial Clock, SDA – Serial Data I/O

SCL

ACK

SDA

8th BIT

WORDn

(1)

START

STOP

CONDITION

Note:

The write cycle time t_WRis the time from a valid stop condition of a write sequence to the end of the internal

clear/write cycle.

5014KS–SMEM–08/09

1...4 5 678 9 10...21

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