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ADUM141D1BRZ

更新时间： 2024-01-23 09:15:49
品牌 Logo 应用领域
亚德诺 - ADI 光电二极管
页数 文件大小 规格书
27页 693K
描述
3.0 kV RMS/3.75 kV RMS Quad Digital Isolators

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ADUM141D1BRZ 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active包装说明：SOP,
针数：16Reach Compliance Code：compliant
风险等级：2.09其他特性：IT ALSO OPERATES AT 2.5, 3.3, 5 V
模拟集成电路 - 其他类型：ANALOG CIRCUITJESD-30 代码：R-PDSO-G16
JESD-609代码：e3长度：9.9 mm
湿度敏感等级：3功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：260
座面最大高度：1.75 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：1.7 V标称供电电压 (Vsup)：1.8 V
表面贴装：YES温度等级：AUTOMOTIVE
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：3.9 mm
Base Number Matches：1

ADUM141D1BRZ 数据手册

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Data Sheet  
ADuM140D/ADuM140E/ADuM141D/ADuM141E/ADuM142D/ADuM142E  
SPECIFICATIONS  
ELECTRICAL CHARACTERISTICS—5 V OPERATION  
All typical specifications are at TA = 25°C, VDD1 = VDD2 = 5 V. Minimum/maximum specifications apply over the entire recommended  
operation range of 4.5 V ≤ VDD1 ≤ 5.5 V, 4.5 V ≤ VDD2 ≤ 5.5 V, and −40°C ≤ TA ≤ +125°C, unless otherwise noted. Switching specifications  
are tested with CL = 15 pF and CMOS signal levels, unless otherwise noted. Supply currents are specified with 50% duty cycle signals.  
Table 1.  
Parameter  
Symbol Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
SWITCHING SPECIFICATIONS  
Pulse Width  
PW  
6.6  
150  
4.8  
ns  
Mbps  
ns  
ns  
ps/°C  
ns  
Within pulse width distortion (PWD) limit  
Within PWD limit  
50% input to 50% output  
Data Rate1  
Propagation Delay  
Pulse Width Distortion  
Change vs. Temperature  
Propagation Delay Skew  
tPHL, tPLH  
PWD  
7.2  
0.5  
1.5  
13  
3
|tPLH − tPHL|  
tPSK  
6.1  
Between any two units at the  
same temperature, voltage, and load  
Channel Matching  
Codirectional  
Opposing Direction  
Jitter  
tPSKCD  
tPSKOD  
0.5  
0.5  
490  
70  
3.0  
3.0  
ns  
ns  
ps p-p  
ps rms  
See the Jitter Measurement section  
See the Jitter Measurement section  
DC SPECIFICATIONS  
Input Threshold Voltage  
Logic High  
VIH  
VIL  
0.7 × VDDx  
V
V
Logic Low  
0.3 × VDDx  
Output Voltage  
Logic High  
3
VOH  
VDDx − 0.1 VDDx  
VDDx − 0.4 VDDx  
0.2  
V
V
IOx2 = −20 μA, VIx = VIxH  
3
−
IOx2 = −4 mA, VIx = VIxH  
4
Logic Low  
VOL  
0.0  
0.2  
0.1  
0.4  
V
V
IOx2 = 20 μA, VIx = VIxL  
4
IOx2 = 4 mA, VIx = VIxL  
Input Current per Channel  
II  
−10  
−10  
+0.01  
−3  
9
+10  
μA  
μA  
μA  
μA  
0 V ≤ VIx ≤ VDDx  
VE2 = 0 V  
DISABLE1 = VDDx  
0 V ≤ VOx ≤ VDDx  
VE2 Enable Input Pull-Up Current  
DISABLE1 Input Pull-Down Current  
Tristate Output Current per Channel  
Quiescent Supply Current  
IPU  
IPD  
IOZ  
15  
+10  
−10  
+0.01  
ADuM140D/ADuM140E  
IDD1 (Q)  
IDD2 (Q)  
IDD1 (Q)  
IDD2 (Q)  
1.2  
2.0  
12.0  
2.0  
2.2  
mA  
mA  
mA  
mA  
VI5 = 0 (E0, D0), 1 (E1, D1)6  
VI5 = 0 (E0, D0), 1 (E1, D1)6  
VI5 = 1 (E0, D0), 0 (E1, D1)6  
VI5 = 1 (E0, D0), 0 (E1, D1)6  
2.72  
20.0  
2.92  
ADuM141D/ADuM141E  
ADuM142D/ADuM142E  
IDD1 (Q)  
IDD2 (Q)  
IDD1 (Q)  
IDD2 (Q)  
1.6  
1.9  
10.0  
6.0  
2.46  
2.62  
17.0  
10.0  
mA  
mA  
mA  
mA  
VI5 = 0 (E0, D0), 1 (E1, D1)6  
VI5 = 0 (E0, D0), 1 (E1, D1)6  
VI5 = 1 (E0, D0), 0 (E1, D1)6  
VI5 = 1 (E0, D0), 0 (E1, D1)6  
IDD1 (Q)  
IDD2 (Q)  
IDD1 (Q)  
IDD2 (Q)  
1.6  
1.6  
7.2  
8.4  
2.46  
2.46  
11.5  
11.5  
mA  
mA  
mA  
mA  
VI5 = 0 (E0, D0), 1 (E1, D1)6  
VI5 = 0 (E0, D0), 1 (E1, D1)6  
VI5 = 1 (E0, D0), 0 (E1, D1)6  
VI5 = 1 (E0, D0), 0 (E1, D1)6  
Dynamic Supply Current  
Dynamic Input  
Dynamic Output  
IDDI (D)  
IDDO (D)  
0.01  
0.02  
mA/Mbps Inputs switching, 50% duty cycle  
mA/Mbps Inputs switching, 50% duty cycle  
Rev. B | Page 3 of 27  
 
 
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