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ADT7475ARQZ

更新时间： 2024-02-26 11:04:02

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亚德诺 - ADI		风扇监控控制器
页数	文件大小	规格书
68页	2304K
描述
dBCool Remote Thermal Monitor and Fan Controller

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ADT7475ARQZ 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Transferred	零件包装代码：	SSOP
包装说明：	ROHS COMPLIANT, MO-137-AB, QSOP-16	针数：	16
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.29
模拟集成电路 - 其他类型：	ANALOG CIRCUIT	JESD-30 代码：	R-PDSO-G16
JESD-609代码：	e3	长度：	4.9 mm
湿度敏感等级：	1	功能数量：	1
端子数量：	16	最高工作温度：	125 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装等效代码：	SSOP16,.25
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：	260	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	1.7526 mm
子类别：	Motion Control Electronics	最大供电电流 (Isup)：	3 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
温度等级：	AUTOMOTIVE	端子面层：	MATTE TIN
端子形式：	GULL WING	端子节距：	0.635 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	40
宽度：	3.9116 mm

ADT7475ARQZ 数据手册

ADT7475

Parameter

Min

Typ

Max

Unit

Test Conditions/Comments

DIGITAL INPUT LOGIC LEVELS (TACH INPUTS)

Input High Voltage, V_IH

2.0

3.6

0.8

Maximum input voltage

Minimum input voltage

Input Low Voltage, V_IL

Hysteresis

V p-p

−0.3

0.5

DIGITAL INPUT LOGIC LEVELS (THERM) ADTL+

Input High Voltage, V_IH

Input Low Voltage, V_IL

DIGITAL INPUT CURRENT

Input High Current, I_IH

Input Low Current, I_IL

0.75 × V_CC

0.4

µA

V_IN= V_CC

V_IN= 0

Input Capacitance, C_IN

SERIAL BUS TIMING²

See Figure 2

Clock Frequency, f_SCLK

Glitch Immunity, t_SW

400

kHz

Bus Free Time, t_BUF

SCL Low Time, t_LOW

SCL High Time, t_HIGH

4.7

4.0

µs

SCL, SDA Rise Time, t_r

SCL, SDA Fall Time, t_f

1000

300

µs

Data Setup Time, t_SU;DAT

Detect Clock Low Timeout, t_TIMEOUT

250

Can be optionally disabled

¹All voltages are measured with respect to GND, unless otherwise specified. Typicals are at T_A= 25°C and represent most likely parametric norm. Logic inputs accept

input high voltages up to V_MAXeven when device is operating down to V_MIN. Timing specifications are tested at logic levels of V_IL= 0.8 V for a falling edge, and V_IH

2.0 V for a rising edge.

SMBus timing specifications are guaranteed by design and are not production tested.

TIMING DIAGRAM

t_R

t_F

t_LOW

t_HD;STA

SCL

t_HIGH

t_SU;STA

t_SU;STO

t_HD;STA

t_HD;DAT

t_SU;DAT

SDA

t_BUF

Figure 2. Serial Bus Timing Diagram

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