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ADT7421ARMZ-2REEL

更新时间： 2024-01-18 20:24:44
品牌 Logo 应用领域
安森美 - ONSEMI 光电二极管
页数 文件大小 规格书
20页 249K
描述
SPECIALTY ANALOG CIRCUIT, PDSO8, LEAD FREE, MSOP-8

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ADT7421ARMZ-2REEL 技术参数

生命周期：Obsolete零件包装代码：MSOP
包装说明：TSSOP,针数：8
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.83模拟集成电路 - 其他类型：ANALOG CIRCUIT
JESD-30 代码：S-PDSO-G8长度：3 mm
功能数量：1端子数量：8
最高工作温度：125 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装形状：SQUARE封装形式：SMALL OUTLINE
认证状态：Not Qualified座面最大高度：1.1 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：AUTOMOTIVE端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
宽度：3 mmBase Number Matches：1

ADT7421ARMZ-2REEL 数据手册

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ADT7421  
Table 2. MAXIMUM RATINGS  
Parameter  
Rating  
Unit  
V
Positive Supply Voltage (V ) to GND  
−0.3, +3.6  
DD  
D+  
−0.3 to V + 0.3  
V
DD  
D− to GND  
−0.3 to +0.6  
V
SCL, SDA, ALERT, THERM  
Input Current, SDA, THERM2  
Input Current, D−  
−0.3 to V +0.3  
V
DD  
−1, +50  
−1  
mA  
mA  
V
ESD Rating, All Pins (Human Body Model)  
ESD Rating, All Pins (Machine Model)  
1,500  
100  
V
Maximum Junction Temperature (T  
Storage Temperature Range  
)
150  
C  
C  
J MAX  
−65 to +150  
Stresses exceeding Maximum Ratings may damage the device. Maximum Ratings are stress ratings only. Functional operation above the  
Recommended Operating Conditions is not implied. Extended exposure to stresses above the Recommended Operating Conditions may affect  
device reliability.  
NOTE: This device is ESD sensitive. Use standard ESD precautions when handling.  
Table 3. THERMAL RESISTANCE  
Package Type  
q
JA  
q
JC  
Unit  
8-lead MSOP  
142  
43.74  
C/W  
Table 4. SMBus TIMING SPECIFICATIONS  
Parameter (Note 1)  
Limit at T  
and T  
Unit  
kHz max  
ms min  
ms min  
ns max  
ns max  
ns min  
ns min  
ns min  
ns min  
ms min  
Description  
MIN  
MAX  
f
400  
SCLK  
t
1.3  
0.6  
Clock Low Period, between 10% Points  
Clock High Period, between 90% Points  
Clock/Data Rise Time  
LOW  
HIGH  
t
t
R
300  
300  
600  
600  
100  
600  
1.3  
t
F
Clock/Data Fall Time  
t
Start Condition Setup Time  
Start Condition Hold Time  
Data Setup Time  
SU; STA  
t
t
(Note 2)  
(Note 3)  
(Note 4)  
HD; STA  
SU; DAT  
SU; STO  
t
Stop Condition Setup Time  
t
Bus Free Time between Stop and Start Conditions  
BUF  
1. Guaranteed by design, but not production tested.  
2. Time from 10% of SDATA to 90% of SCLK.  
3. Time for 10% or 90% of SDATA to 10% of SCLK.  
4. Time for 90% of SCLK to 10% of SDATA.  
tF  
tLOW  
tHD; STA  
tR  
SCLK  
tHD; STA  
tHIGH  
tSU; STA  
tSU; STO  
tSU; DAT  
tHD; DAT  
SDATA  
tBUF  
STOP START  
START  
STOP  
Figure 2. Serial Bus Timing  
http://onsemi.com  
3
 
1234567...20

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