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Datasheet > 电源电路 > 电源管理电路> ADM1063ASU-REEL7
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ADM1063ASU-REEL7

更新时间： 2024-02-06 15:29:23
品牌 Logo 应用领域
亚德诺 - ADI 电源电路电源管理电路监控
页数 文件大小 规格书
36页 402K
描述
Multisupply Supervisor/Sequencer with ADC and Temperature Monitoring

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ADM1063ASU-REEL7 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：7 X 7 MM, MS-026ABC, TQFP-48
针数：48Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.17Is Samacsys：N
可调阈值：NO模拟集成电路 - 其他类型：POWER SUPPLY SUPPORT CIRCUIT
JESD-30 代码：S-XQFP-G48JESD-609代码：e0
长度：7 mm湿度敏感等级：3
信道数量：10功能数量：1
端子数量：48最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：TFQFP封装等效代码：TQFP48,.35SQ
封装形状：SQUARE封装形式：FLATPACK, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：240电源：3/5 V
认证状态：Not Qualified座面最大高度：1.2 mm
子类别：Power Management Circuits最大供电电流 (Isup)：6 mA
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：7 mm
Base Number Matches：1

ADM1063ASU-REEL7 数据手册

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ADM1063  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
Standard (Digital Output) Mode  
(PDO1 to PDO10)  
VOH  
2.4  
V
V
V
V
mA  
mA  
kΩ  
mA  
VPU (pull-up to VDDCAP or VPn) = 2.7 V, IOH = 0.5 mA  
VPU to VPn = 6.0 V, IOH = 0 mA  
VPU ≤ 2.7 V, IOH = 0.5 mA  
4.5  
VPU − 0.3  
0
VOL  
0.50  
20  
60  
IOL = 20 mA  
3
IOL  
Maximum sink current per PDO pin  
Maximum total sink for all PDO pins  
Internal pull-up  
Current load on any VPn pull-ups, that is, total  
source current available through any number of  
PDO pull-up switches configured onto any one  
3
ISINK  
RPULL-UP  
ISOURCE (VPn)3  
20  
2
Three-State Output Leakage Current  
Oscillator Frequency  
10  
110  
µA  
kHz  
VPDO = 14.4 V  
All on-chip time delays derived from this clock  
90  
2.0  
−1  
100  
DIGITAL INPUTS (VXn, A0, A1)  
Input High Voltage, VIH  
Input Low Voltage, VIL  
Input High Current, IIH  
Input Low Current, IIL  
Input Capacitance  
Programmable Pull-Down Current,  
IPULL-DOWN  
V
V
µA  
µA  
pF  
µA  
Maximum VIN = 5.5 V  
Maximum VIN = 5.5 V  
VIN = 5.5 V  
0.8  
1
VIN = 0  
5
20  
VDDCAP = 4.75, TA = 25°C if known logic state is  
required  
SERIAL BUS DIGITAL INPUTS (SDA, SCL)  
Input High Voltage, VIH  
2.0  
V
V
V
Input Low Voltage, VIL  
0.8  
0.4  
3
Output Low Voltage, VOL  
IOUT = −3.0 mA  
SERIAL BUS TIMING  
Clock Frequency, fSCLK  
Bus Free Time, tBUF  
Start Setup Time, tSU;STA  
Start Hold Time, tHD;STA  
SCL Low Time, tLOW  
SCL High Time, tHIGH  
SCL, SDA Rise Time, tr  
SCL, SDA Fall Time, tf  
Data Setup Time, tSU;DAT  
Data Hold Time, tHD;DAT  
Input Low Current, IIL  
SEQUENCING ENGINE TIMING  
State Change Time  
400  
kHz  
µs  
µs  
µs  
µs  
µs  
µs  
µs  
ns  
ns  
µA  
4.7  
4.7  
4
4.7  
4
1000  
300  
250  
5
1
VIN = 0  
10  
µs  
1 At least one of the VH, VP1 to VP4 pins must be ≥3.0 V to maintain the device supply on VDDCAP.  
2 All temperature sensor measurements are taken with round-robin loop enabled and at least one other voltage input being measured.  
3 Specification is not production tested, but is supported by characterization data at initial product release.  
Rev. 0 | Page 6 of 36  
 
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