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ADF4117BRUZ1

更新时间： 2022-04-12 17:46:29

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亚德诺 - ADI		射频
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RF PLL Frequency Synthesizers

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ADF4117BRUZ1 数据手册

ADF4116/ADF4117/ADF4118

TIMING CHARACTERISTICS

AV_DD= DV_DD= 3 V 10ꢀ, 5 V 10ꢀꢁ AV_DD≤ V_P< 6.0 Vꢁ AGND = DGND = CPGND = 0 Vꢁ T_A= T_MINto T_MAX, unless otherwise noted.

Guaranteed by design, but not production tested.

Table 2.

Parameter

Limit at T_MINto T_MAX(B, Y Version)

Unit

Test Conditions/Comments

DATA to CLK setup time

DATA to CLK hold time

CLK high duration

CLK low duration

CLK to LE setup time

LE pulse width

t₁

t₂

t₃

t₄

t₅

t₆

ns min

t₃

t₄

CLK

t₁

t₂

DB1

DB0 (LSB)

(CONTROL BIT C1)

DB20 (MSB)

DB19

DB2

DATA

(CONTROL BIT C2)

t₆

t₅

Figure 2. Timing Diagram

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