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AD8402ANZ10

更新时间： 2024-01-03 10:39:46

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亚德诺 - ADI		电位器
页数	文件大小	规格书
32页	610K
描述
1-/2-/4-Channel Digital Potentiometers

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AD8402ANZ10 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	DIP
包装说明：	DIP, DIP14,.3	针数：	14
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	2.11
标称带宽：	0.6 kHz	控制接口：	3-WIRE SERIAL
转换器类型：	DIGITAL POTENTIOMETER	JESD-30 代码：	R-PDIP-T14
JESD-609代码：	e3	长度：	19.05 mm
功能数量：	2	位置数：	256
端子数量：	14	最高工作温度：	125 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	DIP	封装等效代码：	DIP14,.3
封装形状：	RECTANGULAR	封装形式：	IN-LINE
峰值回流温度（摄氏度）：	NOT APPLICABLE	电源：	3/5 V
认证状态：	Not Qualified	电阻定律：	LINEAR
最大电阻器端电压：	5.5 V	最小电阻器端电压：
座面最大高度：	5.33 mm	子类别：	Digital Potentiometers
标称供电电压：	3 V	表面贴装：	NO
技术：	CMOS	标称温度系数：	500 ppm/ °C
温度等级：	AUTOMOTIVE	端子面层：	Matte Tin (Sn)
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT APPLICABLE
标称总电阻：	10000 Ω	宽度：	7.62 mm
Base Number Matches：	1

AD8402ANZ10 数据手册

AD8400/AD8402/AD8403

Parameter

DYNAMIC CHARACTERISTICS^{6, 10}

Symbol

Conditions

Min

Typ¹

Max

Unit

Bandwidth −3 dB

Total Harmonic Distortion

V_WSettling Time

BW_10 K

THD_W

t_S

R = 10 kΩ

600

0.003

kHz

μs

V_A= 1 V rms + 2 V dc, V_B= 2 V dc, f = 1 kHz

V_A= V_DD, V_B= 0 V, 1% error band

Resistor Noise Voltage

Crosstalk¹¹

e_NWB

C_T

_WB= 5 kΩ, f = 1 kHz, = 0

V_A= V_DD, V_B= 0 V

nVꢀ√Hz

−65

¹Typical represents average readings at 25°C and V_DD= 5 V.

²Resistor position nonlinearity error R-INL is the deviation from an ideal value measured between the maximum resistance and the minimum resistance wiper

positions. R-DNL measures the relative step change from ideal between successive tap positions. Parts are guaranteed monotonic. See the test circuit in Figure 38.

_W= 50 μA for V_DD= 3 V and I_W= 400 μA for V_DD= 5 V for the 10 kΩ versions.

³V_AB= V_DD, wiper (V_W) = no connect.

⁴INL and DNL are measured at V_Wwith the RDAC configured as a potentiometer divider similar to a voltage output DꢀA converter. V_A= V_DDand V_B= 0 V.

DNL specification limits of 1 LSB maximum are guaranteed monotonic operating conditions. See the test circuit in Figure 37.

⁵Resistor Terminal A, Resistor Terminal B, and Resistor Terminal W have no limitations on polarity with respect to each other.

⁶Guaranteed by design and not subject to production test. Resistor-terminal capacitance tests are measured with 2.5 V bias on the measured terminal. The remaining

resistor terminals are left open circuit.

⁷Measured at the Ax terminals. All Ax terminals are open-circuited in shutdown mode.

⁸Worst-case supply current is consumed when the input logic level is at 2.4 V, a standard characteristic of CMOS logic. See Figure 28 for a plot of I_DDvs. logic voltage.

⁹P_DISSis calculated from (I_DD× V_DD). CMOS logic level inputs result in minimum power dissipation.

¹⁰All dynamic characteristics use V_DD= 5 V.

¹¹Measured at a V_Wpin where an adjacent V_Wpin is making a full-scale voltage change.

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