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AD8326ARPZ-REEL

更新时间： 2024-02-06 08:51:39
品牌 Logo 应用领域
亚德诺 - ADI 驱动光电二极管接口集成电路驱动器
页数 文件大小 规格书
24页 463K
描述
IC LINE DRIVER, PDSO28, HEAT SINK, POWER, SOIC-28, Line Driver or Receiver

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AD8326ARPZ-REEL 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SOIC
包装说明：HSOP,针数：28
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.33.00.01风险等级：5.83
差分输出：YES驱动器位数：1
输入特性：STANDARD接口集成电路类型：LINE DRIVER
接口标准：GENERAL PURPOSEJESD-30 代码：R-PDSO-G28
JESD-609代码：e3长度：17.935 mm
湿度敏感等级：1功能数量：1
端子数量：28最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：HSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, HEAT SINK/SLUG峰值回流温度（摄氏度）：225
认证状态：Not Qualified最大接收延迟：
座面最大高度：2.49 mm最大供电电压：12.6 V
最小供电电压：11.4 V标称供电电压：12 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7.5 mm
Base Number Matches：1

AD8326ARPZ-REEL 数据手册

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AD8326  
P IN CO NFIGURATIO N  
1
GND  
28  
27  
26  
25  
24  
23  
22  
21  
20  
19  
18  
17  
16  
15  
DATEN  
SDATA  
CLK  
2
3
V
CC  
V
IN–  
4
GND  
V
IN+  
5
V
V
CC  
EE  
6
V
TXEN  
CC  
AD8326  
7
V
SLEEP  
EE  
TOP VIEW  
(Not to Scale)  
8
NC  
BYP  
9
V
V
CC  
CC  
10  
11  
12  
13  
14  
V
V
CC  
CC  
V
V
EE  
EE  
NC  
NC  
V
V
EE  
EE  
OUT–  
OUT+  
NC = NO CONNECT  
P IN FUNCTIO N D ESCRIP TIO NS  
P in No.  
Mnem onic  
D escription  
1
DATEN  
Data Enable Low Input. This port controls the 8-bit parallel data latch and shift register. A Logic  
0-to-1 transition transfers the latched data to the attenuator core (updates the gain) and simulta-  
neously inhibits serial data transfer into the register. A 1-to-0 transition inhibits the data latch  
(holds the previous gain state) and simultaneously enables the register for serial data load.  
2
3
SDATA  
CLK  
Serial Data Input. This digital input allows for an 8-bit serial (gain) word to be loaded into the  
internal register with the MSB (Most Significant Bit) first and ignored.  
Clock Input. The clock port controls the serial attenuator data transfer rate to the 8-bit master-  
slave register. A Logic 0-to-1 transition latches the data bit and a 1-to-0 transfers the data bit to  
the slave. This requires the input serial data word to be valid at or before this clock transition.  
4, 28  
5, 9, 10, 19,  
20, 23, 27  
GND  
VCC  
Common External Ground Reference  
Common Positive External Supply Voltage. A 0.1 µF capacitor must decouple each pin.  
6
7
TXEN  
SLEEP  
Transmit Enable pin. Logic 1 powers up the part.  
Low Power Sleep Mode. In the Sleep mode, the AD8326’s supply current is reduced to 4 mA. A  
Logic 0 powers down the part (High ZOUT State) and a Logic 1 powers up the part.  
8, 12, 17  
NC  
No Connection to these pins.  
11, 13, 16, 18, VEE  
22, 24  
Common Negative External Supply Voltage. A 0.1 µF capacitor must decouple each pin.  
14  
15  
21  
25  
OUT–  
OUT+  
BYP  
Negative Output Signal  
Positive Output Signal  
Internal Bypass. This pin must be externally ac-coupled (0.1 µF capacitor).  
Noninverting Input. DC-biased to approximately VCC/2. Should be ac-coupled with a  
VIN+  
0.1 µF capacitor.  
26  
VIN–  
Inverting Input. DC-biased to approximately VCC/2. Should be ac-coupled with a 0.1 µF capacitor.  
–6–  
REV. 0  
1...3456789...24

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