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AD8324

更新时间： 2024-02-05 15:55:50
品牌 Logo 应用领域
亚德诺 - ADI 驱动器
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16页 639K
描述
3.3 V Upstream Cable Line Driver

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AD8324 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SSOP
包装说明：SSOP,针数：20
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.33.00.01风险等级：7.42
差分输出：YES驱动器位数：1
输入特性：STANDARD接口集成电路类型：LINE DRIVER
接口标准：GENERAL PURPOSEJESD-30 代码：R-PDSO-G20
JESD-609代码：e3长度：8.6614 mm
湿度敏感等级：1功能数量：1
端子数量：20最高工作温度：70 °C
最低工作温度：-25 °C封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：260
认证状态：Not Qualified最大接收延迟：
座面最大高度：1.7526 mm最大供电电压：3.47 V
最小供电电压：3.13 V标称供电电压：3.3 V
表面贴装：YES温度等级：OTHER
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
处于峰值回流温度下的最长时间：40宽度：3.9116 mm
Base Number Matches：1

AD8324 数据手册

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AD8324  
1 TOKO 458PT-1556 used for above specifications. Typical insertion loss of 0.5 dB @ 10 MHz.  
2 Guaranteed by design and characterization to 6 sigma for TA = 25°C.  
3 Guaranteed by design and characterization to 3 sigma for TA = 25°C.  
4 Measured through a 1:1 transformer.  
5 Specification is worst case over all gain codes.  
6 VIN = 27.5 dBmV, QPSK modulation, 160 kSPS symbol rate.  
LOGIC INPUTS (TTL/CMOS COMPATIBLE LOGIC)  
DATEN  
SLEEP  
, VCC = 3.3 V, unless otherwise noted  
Table 2.  
, CLK, SDATA, TXEN,  
Parameter  
Min  
2.1  
0
Typ  
Max  
3.3  
0.8  
Unit  
V
V
Logic 1 Voltage  
Logic 0 Voltage  
DATEN  
0
20  
nA  
nA  
µA  
µA  
µA  
µA  
Logic 1 Current (VINH = 3.3 V), CLK, SDATA,  
DATEN  
−600  
50  
−250  
50  
−100  
190  
−30  
190  
−30  
Logic 0 Current (VINL = 0 V), CLK, SDATA,  
Logic 1 Current (VINH = 3.3 V), TXEN  
Logic 0 Current (VINL = 0 V), TXEN  
SLEEP  
Logic 1 Current (VINH = 3.3 V),  
SLEEP  
−250  
Logic 0 Current (VINL = 0 V),  
TIMING REQUIREMENTS  
Table 3. VCC = 3.3 V, tR = tF = 4 ns, fCLK = 8 MHz, unless otherwise noted  
Parameter  
Min  
16.0  
32.0  
5.0  
15.0  
5.0  
Typ  
Max  
Unit  
ns  
ns  
ns  
ns  
Clock Pulse Width (tWH  
Clock Period (tC)  
)
Setup Time SDATA vs. Clock (tDS)  
DATEN  
Setup Time  
Hold Time SDATA vs. Clock (tDH)  
DATEN  
vs. Clock (tES)  
ns  
ns  
3.0  
Hold Time  
vs. Clock (tEH)  
DATEN  
, Clock (tR, tF)  
10  
ns  
Input Rise and Fall Times, SDATA,  
tDS  
VALID DATA BIT  
VALID DATA WORD G1  
VALID DATA WORD G2  
SDATA  
MSB . . . LSB  
tC  
tVUH  
SDATA  
MSB  
MSB-1  
MSB-2  
CLK  
tES  
tEH  
tDS  
tDH  
8 CLOCK CYCLES  
DATEN  
TXEN  
GAIN TRANSFER (G1)  
GAIN TRANSFER (G2)  
CLK  
tOFF  
tGS  
Figure 4. SDATA Timng  
tCN  
ANALOG  
OUTPUT  
SIGNAL AMPLITUDE (p-p)  
Figure 3. Serial Interface Timing  
Rev. 0 | Page 4 of 16  
 
 
 
 
 
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