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AD7873ARQZ

更新时间： 2024-01-25 17:37:13
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亚德诺 - ADI 消费电路商用集成电路光电二极管
页数 文件大小 规格书
29页 600K
描述
Touch Screen Digitizer

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AD7873ARQZ 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SSOP
包装说明：SSOP,针数：16
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5
其他特性：FUNCTIONALLY IT OPERATES FROM 2.2 TO 5.25V商用集成电路类型：CONSUMER CIRCUIT
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：4.9022 mm湿度敏感等级：1
功能数量：1端子数量：16
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：SSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：260认证状态：Not Qualified
座面最大高度：1.7526 mm最大压摆率：0.38 mA
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：2.2 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
处于峰值回流温度下的最长时间：40宽度：3.9116 mm
Base Number Matches：1

AD7873ARQZ 数据手册

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Data Sheet  
AD7873  
TIMING SPECIFICATIONS  
TA = TMIN to TMAX, unless otherwise noted; VCC = 2.7 V to 5.25 V, VREF = 2.5 V.  
Table 2. Timing Specifications1  
Parameter  
Limit at TMIN, TMAX  
Unit  
Description  
2
fDCLK  
10  
2
1.5  
10  
kHz min  
MHz max  
µs min  
ns min  
ns max  
ns max  
ns min  
ns min  
ns max  
ns min  
ns min  
ns max  
ns min  
ns max  
ns max  
tACQ  
t1  
Acquisition time  
CS falling edge to first DCLK rising edge  
CS falling edge to busy three-state disabled  
CS falling edge to DOUT three-state disabled  
DCLK high pulse width  
t2  
±0  
3
t3  
±0  
tꢀ  
t5  
t±  
t7  
t8  
200  
200  
±0  
10  
10  
DCLK low pulse width  
DCLK falling edge to BUSY rising edge  
Data setup time prior to DCLK rising edge  
Data valid to DCLK hold time  
Data access time after DCLK falling edge  
CS rising edge to DCLK ignored  
3
t9  
200  
0
t10  
t11  
CS rising edge to BUSY high impedance  
CS rising edge to DOUT high impedance  
100  
100  
ꢀ
t12  
1 Sample tested at 25°C to ensure compliance. All input signals are specified with tr = tf = 5 ns (10% to 90% of VCC) and timed from a voltage level of 1.± V.  
2 Mark/space ratio for the DCLK input is ꢀ0/±0 to ±0/ꢀ0.  
3 Measured with the load circuit of Figure 2 and defined as the time required for the output to cross 0.ꢀ V or 2.0 V.  
ꢀ t12 is derived from the measured time taken by the data outputs to change 0.5 V when loaded with the circuit of Figure 2. The measured number is then extrapolated  
back to remove the effects of charging or discharging the 50 pF capacitor. This means that the time, t12, quoted in the timing characteristics is the true bus relinquish  
time of the part and is independent of the bus loading.  
200µA  
I
OL  
TO OUTPUT  
PIN  
1.6V  
C
L
50pF  
200µA  
I
OH  
Figure 2. Load Circuit for Digital Output Timing Specifications  
Rev. F | Page 5 of 28  
 
 
 
 
 
 
 
 
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