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AD7367BRUZ PDF预览

AD7367BRUZ

更新时间： 2024-02-21 20:50:58
品牌 Logo 应用领域
亚德诺 - ADI 转换器模数转换器光电二极管
页数 文件大小 规格书
16页 204K
描述
True Bipolar Input, Dual 1us, 14-Bit, 2-Channel SAR ADC

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AD7367BRUZ 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP24,.25针数：24
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.13
最大模拟输入电压：10 V最小模拟输入电压：-10 V
最长转换时间：0.68 µs转换器类型：ADC, SUCCESSIVE APPROXIMATION
JESD-30 代码：R-PDSO-G24JESD-609代码：e3
长度：7.8 mm最大线性误差 (EL)：0.0214%
湿度敏感等级：1标称负供电电压：-16.5 V
模拟输入通道数量：2位数：14
功能数量：2端子数量：24
最高工作温度：85 °C最低工作温度：-40 °C
输出位码：2'S COMPLEMENT BINARY输出格式：SERIAL
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP24,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
电源：5,+-12/+-15 V认证状态：Not Qualified
采样速率：1 MHz采样并保持/跟踪并保持：TRACK
座面最大高度：1.2 mm子类别：Analog to Digital Converters
标称供电电压：16.5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：40宽度：4.4 mm
Base Number Matches：1

AD7367BRUZ 数据手册

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AD7367  
Preliminary Technical Data  
TIMING SPECIFICATIONS  
AꢀCC = DꢀCC =4.7± ꢀ to ±.2± ꢀ, ꢀDD = 11.±ꢀ to 16.± ꢀ, ꢀSS = −11.±ꢀ to −16.± ꢀ, ꢀDRIꢀE = 2.7 ꢀ to ±.2±ꢀ, TA = TMIN to TMAX, unless  
otherwise noted1.  
Table 3.  
Parameter  
Limit at TMIN, TMAX  
Unit  
Test Conditions / Comments  
2.7V≤VDRIVE<4.75V 4.75V≤VDRIVE≤5.25V  
tCONVERT  
fSCLK  
680  
680  
ns maꢁ  
Conversion time, Internal clock. CONVST falling edge to BUSY falling  
edge  
10  
35  
10  
48  
kHz min Frequency of serial read clock.  
MHz  
maꢁ  
tQUIET  
30  
30  
ns min  
Minimum quiet time required between end of serial read and start of  
neꢁt conversion  
Minimum CONVST Low pulse.  
t1  
t2  
t3  
10  
5
10  
5
ns min  
ns min  
ns min  
CONVST falling edge to BUSY rising edge.  
0
0
CS  
is low for t4 prior to BUSY going  
BUSY falling edge to MSB valid once  
Low  
t4  
10  
10  
ns maꢁ  
Delay from CS falling edge until DOUTA and DOUTB are three-state  
disabled  
Data access time after SCLK falling edge  
SCLK to data valid hold time  
SCLK low pulse width  
SCLK high pulse width  
2
t5  
20  
5
0.1 tSCLK  
0.1 tSCLK  
10  
14  
5
0.1 tSCLK  
0.1 tSCLK  
10  
ns maꢁ  
ns min  
ns min  
ns min  
ns maꢁ  
ns min  
ns maꢁ  
μs  
t6  
t7  
t8  
t9  
t10  
CS rising edge to DOUTA, DOUTB, high impedance  
5
10  
70  
5
10  
70  
SCLK falling edge to DOUTA, DOUTB, high impedance  
SCLK falling edge to DOUTA, DOUTB, high impedance  
Power up time from shutdown mode. Time required between CONVST  
rising edge and CONVST falling edge.  
tPOWER-UP  
1 Sample tested during initial release to ensure compliance. All input signals are specified with tr = tf = 5 ns (10ꢀ to 90ꢀ of VDD) and timed from a voltage level of 1.6 V.  
All timing specifications given are with a 25 pF load capacitance. With a load capacitance greater than this value, a digital buffer or latch must be used. See  
Terminology section and Figure 9.  
2 The time required for the output to cross 0.4 V or 2.4 V.  
Rev. PrD | Page 5 of 16  
12345678...16

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