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AD7322BRUZ-REEL

更新时间： 2024-01-06 22:45:16
品牌 Logo 应用领域
亚德诺 - ADI 转换器模数转换器光电二极管
页数 文件大小 规格书
36页 592K
描述
2-Channel, Software-Selectable, True Bipolar Input, 1 MSPS, 12-Bit Plus Sign ADC

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AD7322BRUZ-REEL 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：TSSOP
包装说明：ROHS COMPLIANT, MO-153AB-1, TSSOP-14针数：14
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.43
Is Samacsys：N最大模拟输入电压：10 V
最小模拟输入电压：-10 V最长转换时间：0.8 µs
转换器类型：ADC, SUCCESSIVE APPROXIMATIONJESD-30 代码：R-PDSO-G14
JESD-609代码：e3长度：5 mm
最大线性误差 (EL)：0.0269%湿度敏感等级：1
模拟输入通道数量：2位数：12
功能数量：1端子数量：14
最高工作温度：85 °C最低工作温度：-40 °C
输出位码：BINARY, 2'S COMPLEMENT BINARY输出格式：SERIAL
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP14,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
电源：3/5,-+12/-+16.5 V认证状态：Not Qualified
采样速率：1 MHz采样并保持/跟踪并保持：TRACK
座面最大高度：1.2 mm子类别：Analog to Digital Converters
标称供电电压：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：40宽度：4.4 mm
Base Number Matches：1

AD7322BRUZ-REEL 数据手册

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AD7322  
TIMING SPECIFICATIONS  
Unless otherwise noted, VDD = 12 V to 16.± V, VSS = −12 V to −16.± V, VCC = 2.7 V to ±.2± V, VDRIVE = 2.7 V to ±.2±, VDRIVE ≤ VCC  
,
1
V
REF = 2.± V to 3.ꢀ V internal/external, TA = TMAX to TMIN  
Table 3.  
Parameter VCC < 4.75 V  
.
Limit at TMIN, TMAX  
VCC = 4.75 V to 5.25 V  
Unit  
Description  
fSCLK  
50  
14  
16 × tSCLK  
75  
50  
20  
16 × tSCLK  
60  
kHz min  
MHz max  
ns max  
ns min  
ns min  
ns min  
ns min  
ns max  
ns max  
ns min  
ns min  
ns min  
ns max  
ns min  
ns min  
ns min  
ns max  
μs max  
μs typ  
tCONVERT  
tQUIET  
t1  
tSCLK = 1/fSCLK  
Minimum time between end of serial read and next falling edge of CS  
Minimum CS pulse width  
12  
5
2
t2  
25  
20  
CS to SCLK setup time; bipolar input ranges ( 10 V, 5 V, 2.5 V)  
Unipolar input range (0 V to 10 V)  
Delay from CS until DOUT three-state disabled  
Data access time after SCLK falling edge  
SCLK low pulse width  
SCLK high pulse width  
SCLK to data valid hold time  
SCLK falling edge to DOUT high impedance  
SCLK falling edge to DOUT high impedance  
DIN setup time prior to SCLK falling edge  
DIN hold time after SCLK falling edge  
45  
26  
35  
14  
t3  
t4  
t5  
t6  
t7  
t8  
57  
0.4 × tSCLK  
0.4 × tSCLK  
13  
40  
10  
4
43  
0.4 × tSCLK  
0.4 × tSCLK  
8
22  
9
4
t9  
t10  
tPOWER-UP  
2
2
750  
500  
25  
750  
500  
25  
Power up from autostandby  
Power up from full shutdown/autoshutdown mode, internal reference  
Power up from full shutdown/autoshutdown mode, external reference  
1 Sample tested during initial release to ensure compliance. All input signals are specified with tr = tf = 5 ns (10% to 90% of VDRIVE) and timed from a voltage level of 1.6 V.  
2 When using the 0 V to 10 V unipolar range, running at 1 MSPS throughput rate with t2 at 20 ns, the mark space ratio must be limited to 50:50.  
t1  
CS  
tCONVERT  
t2  
t6  
1
2
3
4
5
13  
14  
t5  
15  
16  
SCLK  
DOUT  
IDENTIFICATION BIT  
t3  
t7  
DB10  
t8  
t4  
tQUIET  
ZERO  
ADD0  
SIGN  
DB11  
DB2  
DB1  
DB0  
THREE-  
STATE  
ZERO  
THREE-STATE  
t10  
t9  
DON’T  
CARE  
REG  
SEL  
WRITE ZERO  
MSB  
LSB  
DIN  
Figure 2. Serial Interface Timing Diagram  
Rev. A | Page 6 of 36  
 
 
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