AD7274

更新时间： 2024-01-08 15:34:15

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亚德诺 - ADI		/
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20页	235K
描述
3MSPS,10-/12-Bit ADCs in 8-Lead TSOT

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AD7274 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	TSSOP
包装说明：	MO-193BA, TSOT-8	针数：	8
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.38
最大模拟输入电压：	2.5 V	最小模拟输入电压：
最长转换时间：	0.27 µs	转换器类型：	ADC, SUCCESSIVE APPROXIMATION
JESD-30 代码：	R-PDSO-G8	JESD-609代码：	e0
长度：	2.9 mm	最大线性误差 (EL)：	0.0244%
模拟输入通道数量：	1	位数：	12
功能数量：	1	端子数量：	8
最高工作温度：	85 °C	最低工作温度：	-40 °C
输出位码：	BINARY	输出格式：	SERIAL
封装主体材料：	PLASTIC/EPOXY	封装代码：	VSSOP
封装等效代码：	TSSOP8,.1	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, VERY THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	220
电源：	2.5/3.3 V	认证状态：	Not Qualified
采样速率：	3 MHz	采样并保持/跟踪并保持：	TRACK
座面最大高度：	1 mm	子类别：	Analog to Digital Converters
标称供电电压：	3 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	1.6 mm	Base Number Matches：	1

AD7274 数据手册

PRELIMINARYTECHNICALDATA

Preliminary Technical Data

AD7273/AD7274

TIMING SPECIFICATIONS¹

(V_DD= +2.35 V to +3.6 V; V_REF= 2.5V_,T_A= T_MINto T_MAX, unless otherwise noted.)

Limit at T_MIN, T_MAX

Parameter

AD7273/AD7274

Units

Description

f_SCLK

KHz min³

MHz max

t_CONVERT

14 x t_SCLK

12 x t_SCLK

AD7274

AD7273

t_QUIET

TBD

ns min

Minimum Quiet Time required between Bus Relinquish

and start of Next Conversion

t₁

ns min

ns max

ns min

ns max

ns min

µs max

Minimum CS Pulse Width

CS to SCLK Setup Time

Delay from CS Until SDATA Three-State Disabled

Data Access Time After SCLK Falling Edge

SCLK Low Pulse Width

SCLK High Pulse Width

SCLK to Data Valid Hold Time

SCLK Falling Edge to SDATA Three-State

Power Up Time from Full Power-down

t₂₄

t₃₄

t₄

TBD

0.4t_SCLK

TBD

t₅

t₆₄

t₇₅

t₈

t_power-up

N O T E S

¹Guaranteed by Characterization. All input signals are specified with tr=tf=5ns (10% to 90% of V_DD) and timed from a voltage level of 1.6Volts.

²Mark/Space ratio for the SCLK input is 40/60 to 60/40.

³Minimum f_sclkat which specifications are guaranteed.

⁴Measured with the load circuit of Figure 1 and defined as the time required for the output to cross the Vih or Vil voltage.

⁵t₈is derived form the measured time taken by the data outputs to change 0.5 V when loaded with the circuit of Figure 1. The measured number

is then extrapolated back to remove the effects of charging or discharging the 25 pF capacitor. This means that the time, t₈, quoted in the

timing characteristics is the true bus relinquish time of the part and is independent of the bus loading.

⁶See Power-up Time section.

Specifications subject to change without notice.

200µA

SCLK

OUTPUT

+1.6V

25pF

SDATA

200µA

Figure 3. Hold time after SCLK falling edge

Figure 1. Load Circuit for Digital Output

Timing Specifications

SCLK

SDATA

1.6 V

Figure 2. Access time after SCLK falling edge

Figure 4. SCLK falling edge to SDATA Three-State

REV. PrB

–6–

1...3 4 567 8 9...20

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