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AD7264BSTZ-RL7 PDF预览

AD7264BSTZ-RL7

更新时间： 2024-02-09 17:20:44
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
32页 1245K
描述
1 MSPS, 14-Bit, Simultaneous Sampling SAR ADC with PGA and Four Comparators

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AD7264BSTZ-RL7 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：LFQFP, QFP48,.35SQ,20针数：48
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.81
最大模拟输入电压：3.75 V最小模拟输入电压：1.25 V
最长转换时间：0.559 µs转换器类型：D/A CONVERTER
JESD-30 代码：S-PQFP-G48JESD-609代码：e3
长度：7 mm最大线性误差 (EL)：0.0183%
湿度敏感等级：3模拟输入通道数量：2
位数：14功能数量：1
端子数量：48最高工作温度：105 °C
最低工作温度：-40 °C输出位码：2'S COMPLEMENT BINARY
输出格式：SERIAL封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装等效代码：QFP48,.35SQ,20
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：260电源：3/5,5 V
认证状态：Not Qualified采样速率：1 MHz
采样并保持/跟踪并保持：TRACK座面最大高度：1.6 mm
子类别：Analog to Digital Converters标称供电电压：5 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：7 mm
Base Number Matches：1

AD7264BSTZ-RL7 数据手册

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AD7264  
TIMING SPECIFICATIONS  
AVCC = 4.75 V to 5.25 V, CA_CBVCC = CC_CDVCC = 2.7 V to 5.25 V, VREF = 2.5 V internal/external; TA = TMIN to TMAX, unless otherwise noted.1  
Table 2.  
Limit at TMIN, TMAX  
Parameter 2.7 V ≤ VDRIVE ≤ 3.6 V  
4.75 V ≤ VDRIVE ≤ 5.25 V  
Unit  
Description  
fSCLK  
200  
34  
20  
19 × tSCLK  
560  
950  
13  
200  
342  
20  
19 × tSCLK  
560  
950  
13  
kHz min  
MHz maꢀ  
MHz maꢀ  
ns maꢀ  
ns maꢀ  
ns maꢀ  
ns min  
AD7264  
AD7264-5  
tSCLK = 1/fSCLK  
AD7264  
tCONVERT  
AD7264-5  
tQUIET  
t2  
Minimum time between end of serial read/bus relinquish  
and neꢀt falling edge of CS  
10  
15  
10  
15  
ns min  
ns maꢀ  
CS to SCLK setup time  
Delay from 19th SCLK falling edge until DOUTA and DOUTB are  
three-state disabled  
3
t3  
t4  
t5  
t6  
t7  
t8  
t9  
29  
15  
0.4 × tSCLK  
0.4 × tSCLK  
13  
23  
13  
0.4 × tSCLK  
0.4 × tSCLK  
13  
ns maꢀ  
ns min  
ns min  
ns min  
ns min  
ns maꢀ  
Data access time after SCLK falling edge  
SCLK to data valid hold time  
SCLK high pulse width  
SCLK low pulse width  
CS rising edge to falling edge pulse width  
13  
13  
CS rising edge to DOUTA, DOUTB high impedance/bus  
relinquish  
t10  
5
35  
2
5
35  
2
ns min  
ns maꢀ  
ꢁs min  
ꢁs min  
SCLK falling edge to DOUTA, DOUTB high impedance  
SCLK falling edge to DOUTA, DOUTB high impedance  
t11  
t12  
Minimum CAL pin high time  
2
2
Minimum time between the CAL pin high and the CS  
falling edge  
t13  
t14  
tPOWER-UP  
3
3
240  
15  
3
3
240  
15  
ns min  
ns min  
ꢁs maꢀ  
ꢁs maꢀ  
DIN setup time prior to SCLK falling edge  
DIN hold time after SCLK falling edge  
Internal reference, with a 1 ꢁF decoupling capacitor  
With an eꢀternal reference, 10 ꢁs typical  
1 Sample tested during initial release to ensure compliance. All input signals are specified with tR = tF = 5 ns (10% to 90% of VDD) and timed from a voltage level of 1.6 V.  
All timing specifications given are with a 25 pF load capacitance. With a load capacitance greater than this value, a digital buffer or latch must be used. See the  
Terminology section.  
2 The AD7264 is functional with a 40 MHz SCLK at 25°C, but specified performance is not guaranteed with SCLK frequencies greater than 34 MHz.  
3 The time required for the output to cross 0.4 V or 2.4 V.  
CS  
t8  
t2  
t6  
21  
1
2
3
4
5
18  
19  
20  
t7  
31  
32  
33  
t9  
SCLK  
t5  
t3  
tQUIET  
t4  
DB13  
DB13  
DB12  
DB11  
DB11  
DB1  
DB1  
DB0  
D
A
A
B
A
B
A
A
B
A
B
OUT  
THREE-STATE  
THREE-STATE  
THREE-  
STATE  
DB12  
DB0  
D
B
B
OUT  
THREE-  
STATE  
Figure 2. Serial Interface Timing Diagram  
Rev. A | Page 6 of 32  
 
1...3456789...32

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型号 品牌 描述 获取价格 数据表
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