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AD674B*

更新时间： 2024-02-28 15:28:44
品牌 Logo 应用领域
其他 - ETC 转换器
页数 文件大小 规格书
12页 329K
描述
Complete 12-Bit A/D Converters

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AD674B* 技术参数

Source Url Status Check Date：2013-05-01 14:56:16.169是否无铅： 含铅
是否Rohs认证： 不符合生命周期：Active
零件包装代码：DIP包装说明：DIP, DIP28,.6
针数：28Reach Compliance Code：not_compliant
ECCN代码：3A001.A.2.CHTS代码：8542.39.00.01
风险等级：5.29最大模拟输入电压：10 V
最小模拟输入电压：-10 V最长转换时间：15 µs
转换器类型：ADC, SUCCESSIVE APPROXIMATIONJESD-30 代码：R-CDIP-T28
JESD-609代码：e0长度：35.815 mm
最大线性误差 (EL)：0.0244%标称负供电电压：-12 V
模拟输入通道数量：1位数：12
功能数量：1端子数量：28
最高工作温度：125 °C最低工作温度：-55 °C
输出位码：BINARY输出格式：PARALLEL, WORD
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装代码：DIP
封装等效代码：DIP28,.6封装形状：RECTANGULAR
封装形式：IN-LINE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5,+-12/+-15 V认证状态：Not Qualified
座面最大高度：3.68 mm子类别：Analog to Digital Converters
标称供电电压：12 V表面贴装：NO
技术：BIMOS温度等级：MILITARY
端子面层：Tin/Lead (Sn63Pb37)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：15.24 mm

AD674B* 数据手册

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AD674B/AD774B  
DIGITAL SPECIFICATIONS  
Parameter  
(for all grades TMIN to TMAX with VCC = +15 V ؎ 10% or +12 V ؎ 5%, VLOGIC = +5 V ؎ 10%,  
VEE = –15 V ؎ 10% or –12 V ؎ 5%)  
Test Conditions  
Min  
Max  
Units  
LOGIC INPUTS  
VIH  
VIL  
IIH  
IIL  
CIN  
High Level Input Voltage  
Low Level Input Voltage  
High Level Input Current  
Low Level Input Current  
Input Capacitance  
+2.0  
–0.5  
–10  
VLOGIC +0.5 V  
V
V
µA  
µA  
pF  
+0.8  
+10  
+10  
10  
VIN = VLOGIC  
VIN = 0 V  
–10  
LOGIC OUTPUTS  
VOH  
VOL  
IOZ  
High Level Output Voltage  
IOH = 0.5 mA  
IOL = 1.6 mA  
VIN = 0 to VLOGIC  
+2.4  
–10  
V
V
µA  
pF  
Low Level Output Voltage  
High-Z Leakage Current  
High-Z Output Capacitance  
+0.4  
+10  
10  
COZ  
(for all grades TMIN to TMAX with VCC = +15 V ؎ 10% or +12 V ؎ 5%,  
VLOGIC = +5 V ؎ 10%, VEE = –15 V ؎ 10% or –12 V ؎ 5%; unless otherwise noted)  
SWITCHING SPECIFICATIONS  
CONVERTER START TIMING (Figure 1)  
tHEC  
CE  
__  
tHSC  
J, K, A, B Grades  
Symbol Min Typ Max Min Typ Max Units  
T Grade  
CS  
tSSC  
tSRC  
Parameter  
_
R/C  
tHRC  
Conversion Time  
8-Bit Cycle (AD674B) tC  
12-Bit Cycle (AD674B) tC  
8-Bit Cycle (AD774B) tC  
12-Bit Cycle (AD774B) tC  
6
9
4
6
8
10  
6
9
4
6
8
10  
µs  
µs  
µs  
µs  
12 15  
5
7.3  
12 15  
5
7.3  
A
tSAC  
tHAC  
0
6
8
6
8
STS Delay from CE  
CE Pulse Width  
CS to CE Setup  
CS Low During CE High tHSC  
R/C to CE Setup tSRC  
R/C LOW During CE High tHRC  
A0 to CE Setup tSAC  
A0 Valid During CE High tHAC  
tDSC  
tHEC  
tSSC  
200  
225 ns  
STS  
C
t
50  
50  
50  
50  
50  
0
50  
50  
50  
50  
50  
0
ns  
ns  
ns  
ns  
ns  
ns  
ns  
tDSC  
HIGH IMPEDANCE  
DB11 – DB0  
Figure 1. Convert Start Timing  
50  
50  
CE  
CS  
t
SSR  
t HSR  
tHRR  
_
R/C  
READ TIMING—FULL CONTROL MODE (Figure 2)  
J, K, A, B Grades T Grade  
tSRR  
tHAR  
A
0
tSAR  
Parameter  
Symbol Min Typ Max Min Typ Max Units  
STS  
Access Time  
CL = 100 pF  
Data Valid After CE Low tHD  
tHD  
1
tDD  
75 150  
150  
75 150 ns  
HIGH  
IMPEDANCE  
DATA  
VALID  
HIGH  
IMP.  
DB11 – DB0  
252  
203  
252  
154  
ns  
ns  
150 ns  
tDD  
tHL  
5
Output Float Delay  
CS to CE Setup  
R/C to CE Setup  
tHL  
Figure 2. Read Cycle Timing  
tSSR  
tSRR  
tSAR  
tHSR  
tHRR  
tHAR  
50  
0
50  
0
0
50  
50  
0
50  
0
0
50  
ns  
ns  
ns  
ns  
ns  
ns  
+5V  
A0 to CE Setup  
3k  
CS Valid After CE Low  
R/C High After CE Low  
A0 Valid After CE Low  
DB  
N
DB  
N
3k  
100pF  
100pF  
NOTES  
1tDD is measured with the load circuit of Figure 3a and is defined as the time required  
for an output to cross 0.4 V or 2.4 V.  
High-Z to Logic 1  
High-Z to Logic 0  
Figure 3a. Load Circuit for Access Time Test  
20°C to TMAX  
3At –40°C.  
4At –55°C.  
.
+5V  
3k  
5tHL is defined as the time required for the data lines to change 0.5 V when loaded with  
the circuit of Figure 3b.  
DB  
N
DB  
N
3k  
Specifications shown in boldface are tested on all devices at final electrical test with  
worst case supply voltages at TMIN, +25°C, and TMAX. Results from those tests are used  
to calculate outgoing quality levels. All min and max specifications are guaranteed, al-  
though only those shown in boldface are tested.  
10pF  
10pF  
Logic 1 to High-Z  
Figure 3b. Load Circuit for Output Float Delay Test  
REV. B  
Logic 0 to High-Z  
Specifications subject to change without notice.  
–4–  
1234567...12

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