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AD5930

更新时间： 2024-02-08 04:39:32
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亚德诺 - ADI 脉冲
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28页 856K
描述
Programmable Frequency Sweep and Output Burst Waveform Generator

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AD5930 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP20,.25针数：20
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：0.67
其他特性：ALSO OPERATES WITH 5V NOMINAL SUPPLY模拟集成电路 - 其他类型：ANALOG CIRCUIT
JESD-30 代码：R-PDSO-G20JESD-609代码：e3
长度：6.5 mm湿度敏感等级：1
功能数量：1端子数量：20
最高工作温度：105 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP20,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
电源：2.5/5 V认证状态：Not Qualified
座面最大高度：1.2 mm子类别：Analog Waveform Generation Functions
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：2.3 V
标称供电电压 (Vsup)：3 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：4.4 mmBase Number Matches：1

AD5930 数据手册

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AD5930  
TIMING CHARACTERISTICS  
All input signals are specified with tr = tf = 5 ns (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.  
See Figure 4 to Figure 7. DVDD = 2.3 V to 5.5 V, AGND = DGND = 0 V, all specifications TMIN to TMAX, unless otherwise noted.  
Table 2.1  
Parameter  
Limit at TMIN, TMAX  
Unit  
Conditions/Comments  
t1  
t2  
t3  
t4  
t5  
t6  
t7  
t8  
20  
8
8
25  
10  
10  
5
10  
5
3
2 x t1  
0
10 x t1  
8 x t1  
2 x t1  
2 x t1  
2 x t1  
20  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns typ  
ns typ  
ns typ  
ns typ  
ns typ  
ns max  
MCLK period  
MCLK high duration  
MCLK low duration  
SCLK period  
SCLK high time  
SCLK low time  
FSYNC to SCLK falling edge setup time  
FSYNC to SCLK hold time  
Data setup time  
t9  
t10  
t11  
t12  
t13  
Data hold time  
Minimum CTRL pulse width  
CTRL rising edge to MCLK falling edge setup time  
CTRL rising edge to IOUT/IOUTB delay (initial pulse, includes initialization)  
CTRL rising edge to IOUT/IOUTB delay (initial pulse, includes initialization)  
Frequency change to SYNC output, saw sweep, each frequency increment  
Frequency change to SYNC output, saw sweep, end of sweep  
Frequency change to SYNC output, triangle sweep, end of sweep  
MCLK falling edge after 16th clock edge to MSB out  
t14  
t15  
t16  
t17  
1 Guaranteed by design, not production tested.  
t1  
MCLK  
t2  
t3  
Figure 3. Master Clock  
t5  
t4  
SCLK  
t7  
t6  
t8  
FSYNC  
SDATA  
t10  
t9  
D15  
D14  
D2  
D1  
D0  
D15  
D14  
Figure 4. Serial Timing  
Rev. 0 | Page 6 of 28  
 
 
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