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AD5791ARUZ PDF预览

AD5791ARUZ

更新时间： 2024-02-16 10:30:15
品牌 Logo 应用领域
亚德诺 - ADI 转换器数模转换器光电二极管PC
页数 文件大小 规格书
28页 900K
描述
1 ppm 20-Bit, 1 LSB INL, Voltage Output DAC

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AD5791ARUZ 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP,针数：20
Reach Compliance Code：unknown风险等级：5.77
Is Samacsys：N转换器类型：D/A CONVERTER
输入位码：BINARY输入格式：SERIAL
JESD-30 代码：R-PDSO-G20JESD-609代码：e3
长度：6.5 mm最大线性误差 (EL)：0.0001%
湿度敏感等级：NOT APPLICABLE标称负供电电压：-15 V
位数：20功能数量：1
端子数量：20最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
认证状态：COMMERCIAL座面最大高度：1.2 mm
标称供电电压：15 V表面贴装：YES
温度等级：AUTOMOTIVE端子面层：MATTE TIN
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
宽度：4.4 mmBase Number Matches：1

AD5791ARUZ 数据手册

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Data Sheet  
AD5791  
TIMING CHARACTERISTICS  
VCC = 2.7 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted.  
Table 4.  
Limit1  
Parameter  
IOVCC = 1.71 V to 3.3 V  
40  
IOVCC = 3.3 V to 5.5 V Unit  
28  
Test Conditions/Comments  
SCLK cycle time  
2
t1  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns typ  
ns typ  
ns min  
ns typ  
ns min  
92  
15  
9
60  
10  
5
SCLK cycle time (readback mode)  
SCLK high time  
SCLK low time  
SYNC to SCLK falling edge setup time  
SCLK falling edge to SYNC rising edge hold time  
Minimum SYNC high time  
t2  
t3  
t4  
5
5
t5  
2
2
t6  
48  
8
40  
6
t7  
SYNC rising edge to next SCLK falling edge ignore  
Data setup time  
Data hold time  
LDAC falling edge to SYNC falling edge  
SYNC rising edge to LDAC falling edge  
LDAC pulse width low  
t8  
t9  
9
7
7
12  
13  
20  
14  
130  
130  
50  
140  
0
t10  
t11  
t12  
t13  
t14  
t15  
t16  
t17  
t18  
t19  
t20  
t21  
t22  
10  
16  
11  
130  
130  
50  
140  
0
LDAC falling edge to output response time  
SYNC rising edge to output response time (LDAC tied low)  
CLR pulse width low  
CLR pulse activation time  
SYNC falling edge to first SCLK rising edge  
65  
62  
0
60  
45  
0
ns max SYNC rising edge to SDO tristate (CL = 50 pF)  
ns max SCLK rising edge to SDO valid (CL = 50 pF)  
ns min  
ns typ  
ns typ  
SYNC rising edge to SCLK rising edge ignore  
RESET pulse width low  
35  
150  
35  
150  
RESET pulse activation time  
1 All input signals are specified with tR = tF = 1 ns/V (10% to 90% of IOVCC) and timed from a voltage level of (VIL + VIH)/2.  
2 Maximum SCLK frequency is 35 MHz for write mode and 16 MHz for readback and daisy-chain modes.  
Rev. D | Page 5 of 28  
 
 
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