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Datasheet > 转换器 > 数模转换器> AD5307BRU-REEL7
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AD5307BRU-REEL7

更新时间： 2024-02-28 18:09:30
品牌 Logo 应用领域
亚德诺 - ADI 转换器数模转换器光电二极管
页数 文件大小 规格书
28页 585K
描述
2.5 V to 5.5 V, 400 muA, Quad Voltage Output

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AD5307BRU-REEL7 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：TSSOP包装说明：TSSOP, TSSOP16,.25
针数：16Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.37最大模拟输出电压：5.499 V
最小模拟输出电压：0.001 V转换器类型：D/A CONVERTER
输入位码：BINARY输入格式：SERIAL
JESD-30 代码：R-PDSO-G16JESD-609代码：e0
长度：5 mm最大线性误差 (EL)：0.2441%
湿度敏感等级：1位数：8
功能数量：1端子数量：16
最高工作温度：105 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP16,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：240
电源：3/5 V认证状态：Not Qualified
座面最大高度：1.2 mm最大稳定时间：8 µs
标称安定时间 (tstl)：6 µs子类别：Other Converters
最大压摆率：0.9 mA标称供电电压：3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn85Pb15)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：4.4 mmBase Number Matches：1

AD5307BRU-REEL7 数据手册

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AD5307/AD5317/AD5327  
AC CHARACTERISTICS  
VDD = 2.5 V to 5.5 V, RL = 2 kΩ to GND, CL = 200 pF to GND. All specifications TMIN to TMAX, unless otherwise noted.  
Table 2.  
A, B Versions1  
Parameter2, 3  
Min  
Typ  
Max  
Unit  
Conditions/Comments  
Output Voltage Settling Time  
AD5307  
AD5317  
VREF = VDD = 5 V  
6
7
8
8
9
10  
μs  
μs  
μs  
1/4 scale to 3/4 scale change (0x40 to 0xC0)  
1/4 scale to 3/4 scale change (0x100 to 0x300)  
1/4 scale to 3/4 scale change (0x400 to 0xC00)  
AD5327  
Slew Rate  
0.7  
12  
0.5  
4
0.5  
1
3
200  
−70  
V/μs  
nV-s  
nV-s  
nV-s  
nV-s  
nV-s  
nV-s  
kHz  
dB  
Major-Code Change Glitch Energy  
Digital Feedthrough  
SDO Feedthrough  
Digital Crosstalk  
Analog Crosstalk  
DAC-to-DAC Crosstalk  
Multiplying Bandwidth  
Total Harmonic Distortion  
1 LSB change around major carry  
Daisy-chain mode; SDO load is 10 pF  
VREF = 2 V 0.1 V p-p; unbuffered mode  
VREF = 2.5 V 0.1 V p-p; frequency = 10 kHz  
1 Temperature range (A, B versions): −40°C to +105°C; typical at +25°C.  
2 Guaranteed by design and characterization; not production tested.  
3 See the Terminology section.  
TIMING CHARACTERISTICS  
VDD = 2.5 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted.  
Table 3.  
A, B Versions  
ꢀimit at TMIN, TMAX  
Parameter1, 2,  
Unit  
Conditions/Comments  
3
t1  
t2  
t3  
t4  
33  
13  
13  
13  
5
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns max  
ns max  
ns min  
ns min  
ns min  
SCLK cycle time  
SCLK high time  
SCLK low time  
SYNC to SCLK falling edge set-up time  
Data set-up time  
Data hold time  
SCLK falling edge to SYNC rising edge  
Minimum SYNC high time  
t5  
t6  
t7  
4.5  
5
t8  
50  
20  
20  
20  
0
t9  
LDAC pulse width  
t10  
t11  
t12  
SCLK falling edge to LDAC rising edge  
CLR pulse width  
SCLK falling edge to LDAC falling edge  
SCLK rising edge to SDO valid (VDD = 3.6 V to 5.5 V)  
SCLK rising edge to SDO valid (VDD = 2.5 V to 3.5 V)  
SCLK falling edge to SYNC rising edge  
SYNC rising edge to SCLK rising edge  
SYNC rising edge to LDAC falling edge  
4, 5  
t13  
20  
25  
5
t14  
t15  
t16  
8
0
1 Guaranteed by design and characterization; not production tested.  
2 All input signals are specified with tR = tF = 5 ns (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.  
3 See Figure 3 and Figure 4.  
4 This is measured with the load circuit of Figure 2. t13 determines maximum SCLK frequency in daisy-chain mode.  
5 Daisy-chain mode only.  
Rev. C | Page 5 of 28  
 
 
 
12345678...28

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与AD5307BRU-REEL7相关器件

型号 品牌 描述 获取价格 数据表
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