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AD1981B

更新时间： 2024-02-19 01:09:49
品牌 Logo 应用领域
亚德诺 - ADI 解码器编解码器
页数 文件大小 规格书
28页 270K
描述
AC ’97 SoundMAX Codec

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AD1981B 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFP
包装说明：LFQFP, QFP48,.35SQ,20针数：48
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.6
其他特性：IT CAN REQUIRES 2.97V TO 3.63V SUPPLY商用集成电路类型：CONSUMER CIRCUIT
JESD-30 代码：S-PQFP-G48JESD-609代码：e3
长度：7 mm湿度敏感等级：3
功能数量：1端子数量：48
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装等效代码：QFP48,.35SQ,20封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH峰值回流温度（摄氏度）：260
电源：3.3,5 V认证状态：Not Qualified
座面最大高度：1.6 mm子类别：Other Consumer ICs
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：7 mm
Base Number Matches：1

AD1981B 数据手册

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AD1981B  
SPECIFICATIONS (continued)  
Parameter  
Min  
Typ  
Max  
Unit  
CLOCK SPECIFICATIONS1  
Input Clock Frequency  
Recommended Clock Duty Cycle  
24.576  
50  
MHz  
%
40  
60  
NOTES  
1Guaranteed but not tested.  
2Measurements reflect main ADC.  
Specifications subject to change without notice.  
Parameter  
Set Bits  
DVDD Typ  
AVDD Typ  
Unit  
POWER-DOWN STATES*  
(Fully Active)  
ADC  
DAC  
ADC + DAC  
Mixer  
ADC + Mixer  
DAC + Mixer  
ADC + DAC + Mixer  
Standby  
(No Bits Value)  
PR0  
PR1  
PR1, PR0  
PR2  
PR2, PR0  
PR2, PR1  
PR2, PR1, PR0  
42  
36  
29  
12  
42  
36  
29  
12  
0
51  
45  
35  
28  
24  
18  
9
1.5  
0
44  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
PR5, PR4, PR3, PR2, PR1, PR0  
PR6  
Headphone Standby  
42  
*Values presented with VREFOUT not loaded.  
Specifications subject to change without notice.  
TIMING PARAMETERS (Guaranteed over Operating Temperature Range)  
Parameter  
Symbol  
Min  
Typ  
Max  
Unit  
RESET Active Low Pulsewidth  
RESET Inactive to BIT_CLK Start-Up Delay  
SYNC Active High Pulsewidth  
SYNC Low Pulsewidth  
SYNC Inactive to BIT_CLK Start-Up Delay  
BIT_CLK Frequency  
tRST_LOW  
tRST2CLK  
tSYNC_HIGH  
tSYNC_LOW  
tSYNC2CLK  
1.0  
ms  
ns  
ms  
µs  
ns  
162.8  
1.3  
19.5  
162.8  
12.288  
MHz  
ppm  
ns  
BIT_CLK Frequency Accuracy  
BIT_CLK Period  
1
tCLK_PERIOD  
81.4  
750  
42  
BIT_CLK Output Jitter1, 2, 3  
BIT_CLK High Pulsewidth  
BIT_CLK Low Pulsewidth  
SYNC Frequency  
2000  
48.84  
ps  
tCLK_HIGH  
tCLK_LOW  
32.56  
32.56  
ns  
38  
ns  
48.0  
20.8  
2.5  
kHz  
ms  
ns  
SYNC Period  
tSYNC_PERIOD  
tSETUP  
tHOLD  
Setup to Falling Edge of BIT_CLK  
Hold from Falling Edge of BIT_CLK  
BIT_CLK Rise Time  
5
5
2
2
2
2
2
2
2
2
0
ns  
tRISECLK  
tFALLCLK  
tRISESYNC  
tFALLSYNC  
tRISEDIN  
tFALLDIN  
tRISEDOUT  
tFALLDOUT  
tS2_PDOWN  
4
4
4
4
4
4
4
4
6
ns  
BIT_CLK Fall Time  
6
ns  
SYNC Rise Time  
6
ns  
SYNC Fall Time  
6
ns  
SDATA_IN Rise Time  
6
ns  
SDATA_IN Fall Time  
6
ns  
SDATA_OUT Rise Time  
6
ns  
SDATA_OUT Fall Time  
6
ns  
End of Slot 2 to BIT_CLK, SDATA_IN Low  
Setup to Trailing Edge of RESET  
(Applies to SYNC, SDATA_OUT)  
Rising Edge of RESET to Hi-Z Delay  
Propagation Delay  
1.0  
ms  
tSETUP2RST  
tOFF  
15  
ns  
ns  
ns  
ns  
ns  
25  
15  
50  
15  
RESET Rise Time  
Output Valid Delay from Rising Edge of BIT_CLK to SDI Valid  
NOTES  
1Guaranteed but not tested.  
2Output jitter is directly dependent on crystal input jitter.  
3Maximum jitter specification for noncrystal operation only. Crystal operation maximum is much lower.  
Specifications subject to change without notice.  
–4–  
REV. B  
1234567...28

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