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AD1981AJSTZ

更新时间： 2024-02-20 11:00:08
品牌 Logo 应用领域
亚德诺 - ADI 商用集成电路
页数 文件大小 规格书
24页 178K
描述
IC SPECIALTY CONSUMER CIRCUIT, PQFP48, PLASTIC, LQFP-48, Consumer IC:Other

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AD1981AJSTZ 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFP
包装说明：LFQFP, QFP48,.35SQ,20针数：48
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.61
商用集成电路类型：CONSUMER CIRCUITJESD-30 代码：S-PQFP-G48
JESD-609代码：e3长度：7 mm
湿度敏感等级：3功能数量：1
端子数量：48最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装等效代码：QFP48,.35SQ,20
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：260电源：3.3,5 V
认证状态：Not Qualified座面最大高度：1.6 mm
子类别：Other Consumer ICs最大供电电压 (Vsup)：5.25 V
最小供电电压 (Vsup)：4.65 V表面贴装：YES
温度等级：COMMERCIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：7 mmBase Number Matches：1

AD1981AJSTZ 数据手册

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AD1981A–SPECIFICATIONS  
Parameter  
Set Bits  
DVDD Typ  
AVDD Typ  
Unit  
POWER-DOWN STATES3  
(Fully Active)  
ADC  
DAC  
ADC + DAC  
(No Bits Value)  
PR0  
PR1  
PR1, PR0  
PR2  
PR2, PR0  
PR2, PR1  
PR2, PR1, PR0  
47  
39  
32  
13  
47  
39  
32  
13  
0
53  
47  
40  
34  
21  
16  
8
1
0
40  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
Mixer  
ADC + Mixer  
DAC + Mixer  
ADC + DAC + Mixer  
Standby  
PR5, PR4, PR3, PR2, PR1, PR0  
PR6  
Headphone Standby  
47  
Parameter  
Symbol  
Min  
Typ  
Max  
Unit  
TIMING PARAMETERS  
(Guaranteed over Operating Temperature Range)  
RESET Active Low Pulsewidth  
RESET Inactive to BIT_CLK Start-Up Delay  
SYNC Active High Pulsewidth  
SYNC Low Pulsewidth  
SYNC Inactive to BIT_CLK Start-Up Delay  
BIT_CLK Frequency  
tRST_LOW  
tRST2CLK  
tSYNC_HIGH  
tSYNC_LOW  
tSYNC2CLK  
1.0  
ms  
ns  
ms  
162.8  
162.8  
1.3  
19.5  
ns  
MHz  
ns  
ps  
ns  
ns  
kHz  
ms  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
12.288  
81.4  
750  
42  
BIT_CLK Period  
tCLK_PERIOD  
BIT_CLK Output Jitter1  
48.84  
48.84  
BIT_CLK High Pulsewidth  
BIT_CLK Low Pulsewidth  
SYNC Frequency  
tCLK_HIGH  
tCLK_LOW  
32.56  
32.56  
38  
48.0  
20.8  
2.5  
SYNC Period  
tSYNC_PERIOD  
tSETUP  
tHOLD  
Setup to Falling Edge of BIT_CLK  
Hold from Falling Edge of BIT_CLK  
BIT_CLK Rise Time  
BIT_CLK Fall Time  
SYNC Rise Time  
SYNC Fall Time  
SDATA_IN Rise Time  
SDATA_IN Fall Time  
SDATA_OUT Rise Time  
5
5
2
2
2
2
2
2
2
2
0
tRISECLK  
tFALLCLK  
tRISESYNC  
tFALLSYNC  
tRISEDIN  
tFALLDIN  
tRISEDOUT  
tFALLDOUT  
tS2_PDOWN  
4
4
4
4
4
4
4
4
6
6
6
6
6
6
6
6
SDATA_OUT Fall Time  
ns  
ms  
End of Slot 2 to BIT_CLK, SDATA_IN Low  
Setup to Trailing Edge of RESET  
(Applies to SYNC, SDATA_OUT)  
Rising Edge of RESET to HI-Z Delay  
Propagation Delay  
RESET Rise Time  
Output Valid Delay from Rising Edge of BIT_CLK to SDI Valid  
1.0  
tSETUP2RST  
tOFF  
15  
ns  
ns  
ns  
ns  
ns  
25  
15  
50  
15  
NOTES  
1Guaranteed but not tested.  
2Measurement reflects main ADC.  
3Values presented with VREFOUT not loaded.  
Specifications subject to change without notice.  
–4–  
REV. 0  
1234567...24

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