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AD1885JSTZ

更新时间： 2024-01-30 22:45:33

品牌	Logo	应用领域
亚德诺 - ADI		商用集成电路
页数	文件大小	规格书
27页	287K
描述
IC SPECIALTY CONSUMER CIRCUIT, PQFP48, PLASTIC, ROHS COMPLIANT, LQFP-48, Consumer IC:Other

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AD1885JSTZ 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	LFQFP, QFP48,.35SQ,20	针数：	48
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.61
其他特性：	IT ALSO REQUIRES 3.15V TO 3.45V SUPPLY	商用集成电路类型：	CONSUMER CIRCUIT
JESD-30 代码：	S-PQFP-G48	JESD-609代码：	e3
长度：	7 mm	湿度敏感等级：	3
功能数量：	1	端子数量：	48
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装等效代码：	QFP48,.35SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	260
电源：	3.3,5 V	认证状态：	Not Qualified
座面最大高度：	1.6 mm	子类别：	Other Consumer ICs
最大供电电压 (Vsup)：	5.25 V	最小供电电压 (Vsup)：	4.75 V
表面贴装：	YES	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	40	宽度：	7 mm
Base Number Matches：	1

AD1885JSTZ 数据手册

AD1885

TIMING PARAMETERS (GUARANTEED OVER OPERATING TEMPERATURE RANGE)

Parameter

Symbol

Min

Typ

Max

Unit

RESET Active Low Pulsewidth

RESET Inactive to BIT_CLK Startup Delay

SYNC Active High Pulsewidth

SYNC Low Pulsewidth

SYNC Inactive to BIT_CLK Startup Delay

BIT_CLK Frequency

BIT_CLK Period

BIT_CLK Output Jitter*

BIT_CLK High Pulsewidth

BIT_CLK Low Pulsewidth

SYNC Frequency

t_{RST_LOW}

t_RST2CLK

t_{SYNC_HIGH}

t_{SYNC_LOW}

t_SYNC2CLK

1.0

µs

162.8

µs

1.3

19.5

µs

162.8

MHz

kHz

µs

12.288

81.4

t_{CLK_PERIOD}

750

48.84

t_{CLK_HIGH}

t_{CLK_LOW}

32.56

48.0

20.8

2.5

SYNC Period

t_{SYNC_PERIOD}

t_SETUP

t_HOLD

Setup to Falling Edge of BIT_CLK

Hold from Falling Edge of BIT_CLK

BIT_CLK Rise Time

BIT_CLK Fall Time

SYNC Rise Time

SYNC Fall Time

SDATA_IN Rise Time

SDATA_IN Fall Time

SDATA_OUT Rise Time

t_RISECLK

t_FALLCLK

t_RISESYNC

t_FALLSYNC

t_RISEDIN

t_FALLDIN

t_RISEDOUT

t_FALLDOUT

t_{S2_PDOWN}

t_SETUP2RST

t_OFF

SDATA_OUT Fall Time

End of Slot 2 to BIT_CLK, SDATA_IN Low

Setup to Trailing Edge of RESET (Applies to SYNC, SDATA_OUT)

Rising Edge of RESET to HI-Z Delay

Propagation Delay

RESET Rise Time

Output Valid Delay from Rising Edge of BIT_CLK to SDI Valid

NOTES

*Output jitter is directly dependent on crystal input jitter.

Specifications subject to change without notice.

REV. 0

–5–

1 2 3 456 7 8...27

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