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AD1846JP-REEL

更新时间： 2024-01-30 18:56:12
品牌 Logo 应用领域
亚德诺 - ADI 解码器编解码器
页数 文件大小 规格书
28页 280K
描述
IC SPECIALTY CONSUMER CIRCUIT, PQCC68, PLASTIC, LCC-68, Consumer IC:Other

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AD1846JP-REEL 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：LCC包装说明：PLASTIC, LCC-68
针数：68Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.71商用集成电路类型：CONSUMER CIRCUIT
JESD-30 代码：S-PQCC-J68JESD-609代码：e0
长度：24.18 mm功能数量：1
端子数量：68最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：NOT SPECIFIED
认证状态：Not Qualified座面最大高度：4.45 mm
最大供电电压 (Vsup)：5.25 V最小供电电压 (Vsup)：4.75 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：TIN LEAD端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：24.18 mm
Base Number Matches：1

AD1846JP-REEL 数据手册

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AD1846  
TIMING P ARAMETERS (GUARANTEED O VER O P ERATING TEMP ERATURE RANGE)  
Min  
Max  
Units  
WR/RD Strobe Width (tST W  
WR/RD Rising to WR/RD Falling (tBWND  
Write Data Setup to WR Rising (tWDSU  
)
130  
140  
10  
20  
10  
0
10  
10  
60  
0
25  
0
15  
0
10  
10  
0
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
)
)
RD Falling to Valid Read Data (tRDDV  
)
40  
CS Setup to WR/RD Falling (tCSSU  
CS Hold from WR/RD Rising (tCSHD  
Adr Setup to WR/RD Falling (tADSU  
Adr Hold from WR/RD Rising (tADHD  
)
)
)
)
DAK Rising to WR/RD Falling (tSUDK1  
DAK Falling to WR/RD Rising (tSUDK2  
)
)
DAK Setup to WR/RD Falling (tDKSU  
Data Hold from RD Rising (tDHD1  
Data Hold from WR Rising (tDHD2  
DRQ Hold from WR/RD Falling (tDRHD  
DAK Hold from WR Rising (tDKHDa  
DAK Hold from RD Rising (tDKHDb  
)
)
)
20  
30  
)
)
)
DBEN/DBDIR Delay from WR/RD Falling (tDBDL  
)
20  
P O WER SUP P LY  
Min  
Max  
Units  
Power Supply Range – Analog  
4.75  
4.75  
5.25  
5.25  
120  
V
V
mA  
Power Supply Range – 5 V Digital  
Power Supply Current – 5 V Operating  
(5 V Supplies)  
Analog Supply Current – 5 V Operating  
Digital Supply Current – 5 V Operating  
Digital Power Supply Current – Power Down  
Analog Power Supply Current – Power Down  
Power Dissipation – 5 V Operating  
65  
55  
0.5  
0.5  
600  
mA  
mA  
mA  
mA  
mW  
(Current Nominal Supplies)  
•
Power Dissipation – Power Down  
(Current Nominal Supplies)  
5
mW  
dB  
•
Power Supply Rejection (100 mV p-p Signal @ 1 kHz)*  
(At Both Analog and Digital Supply Pins, Both ADCs  
and DACs)  
40  
CLO CK SP ECIFICATIO NS*  
Min  
Max  
Units  
Input Clock Frequency  
Recommended Clock Duty Cycle T olerance  
Initialization T ime  
27  
±10  
MHz  
%
16.9344 MHz Crystal Selected  
24.576 MHz Crystal Selected  
70  
90  
ms  
ms  
*Guaranteed, not tested.  
Specifications subject to change without notice.  
REV. A  
–5–  
12345678...28

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