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A63P06361E-7.5

更新时间： 2024-02-01 08:50:02

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联笙电子 - AMICC		计数器静态存储器
页数	文件大小	规格书
16页	280K
描述
1M X 36 Bit Synchronous High Speed SRAM with Burst Counter and Flow-through Data Output

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A63P06361E-7.5 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
包装说明：	QFP, QFP100,.63X.87	Reach Compliance Code：	unknown
风险等级：	5.84	最长访问时间：	7.5 ns
最大时钟频率 (fCLK)：	133 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-PQFP-G100	内存密度：	37748736 bit
内存集成电路类型：	STANDARD SRAM	内存宽度：	36
端子数量：	100	字数：	1048576 words
字数代码：	1000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	1MX36	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	QFP
封装等效代码：	QFP100,.63X.87	封装形状：	RECTANGULAR
封装形式：	FLATPACK	并行/串行：	PARALLEL
电源：	2.5 V	认证状态：	Not Qualified
最大待机电流：	0.18 A	最小待机电流：	2.38 V
子类别：	SRAMs	最大压摆率：	0.3 mA
标称供电电压 (Vsup)：	2.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	0.635 mm
端子位置：	QUAD	Base Number Matches：	1

A63P06361E-7.5 数据手册

A63P06361

1M X 36 Bit Synchronous High Speed SRAM with

Burst Counter and Flow-through Data Output

Preliminary

Features

ꢀFast access times: 6.5/7.5/8.0 ns(153/133/117 MHz)

ꢀSingle 2.5V±5% power supply

ꢀSynchronous burst function

ꢀIndividual Byte Write control and Global Write

ꢀThree separate chip enables allow wide range of

options for CE control, address pipelining

ꢀSelectable BURST mode

ꢀSLEEP mode (ZZ pin) provided

ꢀAvailable in 100-pin LQFP package

ꢀIndustrial operating temperature range: -45°C to

+125°C for -I series

General Description

The A63P06361 is a high-speed SRAM containing 36M

bits of bit synchronous memory, organized as 1024K

words by 36 bits.

The A63P06361 combines advanced synchronous

peripheral circuitry, 2-bit burst control, input registers,

output buffer and a 1M X 36 SRAM core to provide a wide

range of data RAM applications.

The positive edge triggered single clock input (CLK)

controls all synchronous inputs passing through the

registers. Synchronous inputs include all addresses (A0 -

A19), all data inputs (I/O¹- I/O36 ), active LOW chip

Burst operations can be initiated with either the address

status processor ( ADSP ) or address status controller

( ADSC ) input pin. Subsequent burst sequence burst

addresses can be internally generated by the A63P06361

and controlled by the burst advance ( ADV ) pin. Write

cycles are internally self-timed and synchronous with the

rising edge of the clock (CLK).

This feature simplifies the write interface. Individual Byte

enables allow individual bytes to be written. BW1 controls

I/O¹- I/O9, BW2 controls I/O10 - I/O18, BW3 controls

I/O¹⁹- I/O27, and BW4 controls I/O28 - I/O36, all on the

enable ( CE ), two additional chip enables (CE2, CE2 ),

burst control inputs ( ADSC , ADSP , ADV ), byte write

enables ( BWE , BW1, BW2 , BW3 , BW4 ) and Global

Write ( GW ). Asynchronous inputs include output enable

condition that BWE is LOW. GW LOW causes all bytes

to be written.

( OE ), clock (CLK), BURST mode (MODE) and SLEEP

mode (ZZ).

PRELIMINARY

(August, 2005, Version 0.0)

AMIC Technology, Corp.

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型号	品牌	描述	获取价格	数据表
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