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A63L8336E-2.6F

更新时间： 2024-02-20 08:37:58
品牌 Logo 应用领域
联笙电子 - AMICC 计数器内存集成电路静态存储器时钟
页数 文件大小 规格书
17页 257K
描述
256K X 36 Bit Synchronous High Speed SRAM with Burst Counter and Pipelined Data Output

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A63L8336E-2.6F 技术参数

是否Rohs认证： 符合生命周期：Obsolete
包装说明：QFP, QFP100,.63X.87Reach Compliance Code：unknown
风险等级：5.84最长访问时间：2.6 ns
最大时钟频率 (fCLK)：250 MHzI/O 类型：COMMON
JESD-30 代码：R-PQFP-G100内存密度：9437184 bit
内存集成电路类型：STANDARD SRAM内存宽度：36
端子数量：100字数：262144 words
字数代码：256000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：256KX36输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装等效代码：QFP100,.63X.87封装形状：RECTANGULAR
封装形式：FLATPACK并行/串行：PARALLEL
电源：3.3 V认证状态：Not Qualified
最大待机电流：0.15 A最小待机电流：3.14 V
子类别：SRAMs最大压摆率：0.4 mA
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：GULL WING端子节距：0.635 mm
端子位置：QUADBase Number Matches：1

A63L8336E-2.6F 数据手册

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A63L8336  
256K X 36 Bit Synchronous High Speed SRAM  
with Burst Counter and Pipelined Data Output  
Preliminary  
Features  
„ Fast access times: 2.6/2.8/3.2/3.5/3.8/4.2 ns  
(250/227/200/166/150/133 MHZ)  
„ Single +3.3V+10% or +3.3V-5% power supply  
„ Synchronous burst function  
„ Three separate chip enables allow wide range of  
options for CE control, address pipelining  
„ Selectable BURST mode  
„ SLEEP mode (ZZ pin) provided  
„ Individual Byte Write control and Global Write  
„ Registered output for pipelined applications  
„ Available in 100-pin LQFP package  
General Description  
The A63L8336 is a high-speed SRAM containing 9M bits  
of bit synchronous memory, organized as 256K words by  
36 bits.  
The A63L8336 combines advanced synchronous  
peripheral circuitry, 2-bit burst control, input registers,  
output registers and a 256KX36 SRAM core to provide a  
wide range of data RAM applications.  
The positive edge triggered single clock input (CLK)  
controls all synchronous inputs passing through the  
registers. Synchronous inputs include all addresses (A0 -  
A17), all data inputs (I/O1 - I/O36), active LOW chip enable  
Burst operations can be initiated with either the address  
status processor ( ADSP ) or address status controller  
( ADSC ) input pin. Subsequent burst sequence burst  
addresses can be internally generated by the A63L8336  
and controlled by the burst advance ( ADV ) pin. Write  
cycles are internally self-timed and synchronous with the  
rising edge of the clock (CLK).  
This feature simplifies the write interface. Individual Byte  
enables allow individual bytes to be written. BW1 controls  
I/O1 - I/O9, BW2 controls I/O10 - I/O18, BW3 controls  
I/O19 - I/O27, and BW4 controls I/O28 - I/O36, all on the  
( CE ), two additional chip enables (CE2, CE2 ), burst  
control inputs ( ADSC , ADSP , ADV ), byte write enables  
( BWE , BW1 , BW2 , BW3 , BW4 ) and Global Write  
condition that BWE is LOW. GW LOW causes all bytes  
to be written.  
( GW ). Asynchronous inputs include output enable ( OE ),  
clock (CLK), BURST mode (MODE) and SLEEP mode  
(ZZ).  
PRELIMINARY  
(July, 2005, Version 0.0)  
1
AMIC Technology, Corp.  
1234567...17

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